數(shù)字集成電路測試優(yōu)化

前言

　　測試是集成電路的關(guān)鍵技術(shù)之一，是集成電路質(zhì)量保障的主要技術(shù)手段。在集成電路芯片廣泛應(yīng)用于電子信息系統(tǒng)、產(chǎn)品質(zhì)量要求日益提高的大趨勢下，為盡量減少芯片制造中產(chǎn)生的故障可能導(dǎo)致的信息系統(tǒng)失效、經(jīng)濟(jì)損失甚至災(zāi)難性后果，對芯片故障的快速、可靠和精確測試的需求越來越高?！　”緯鞘状稳嬲撌鰯?shù)字集成電路測試優(yōu)化方法的學(xué)術(shù)著作，以測試“優(yōu)化”為主線，匯集了2001年以來中國科學(xué)院計(jì)算技術(shù)研究所在數(shù)字集成電路測試方法學(xué)研究中取得的自主創(chuàng)新的重要研究成果和結(jié)論。內(nèi)容涉及數(shù)字集成電路測試優(yōu)化的三個(gè)主要方面：測試壓縮、測試功耗優(yōu)化和測試調(diào)度。　　全書共分11章，其中技術(shù)內(nèi)容可分為三大部分。第一部分（第2～3章）為測試壓縮，從測試激勵(lì)壓縮和測試響應(yīng)壓縮兩個(gè)角度論述激勵(lì)壓縮的有效方法和解壓縮電路結(jié)構(gòu)。第二部分（第4～7章）為測試功耗優(yōu)化，論述靜態(tài)測試功耗優(yōu)化、動(dòng)態(tài)測試功耗優(yōu)化、測試壓縮與測試功耗的協(xié)同優(yōu)化。第三部分（第8～10章）為測試調(diào)度，論述系統(tǒng)芯片的測試調(diào)度、測試向量集與測試流程優(yōu)化，并以國產(chǎn)64位高性能處理器（龍芯2E和2F）為例介紹了測試優(yōu)化成果的應(yīng)用。　　本書的主要技術(shù)內(nèi)容匯集了李曉維研究員2001年以來指導(dǎo)的博士生（韓銀和、徐勇軍、李佳、王達(dá)等）和碩士生（董婕、文科等）的學(xué)位論文工作的部分成果，以及與兩位博士后（胡瑜、王偉）合作研究的成果。部分研究成果已經(jīng)在本領(lǐng)域相關(guān)學(xué)術(shù)刊物和學(xué)術(shù)會(huì)議上發(fā)表。本書由李曉維研究員主持撰寫，韓銀和博士參與了第2、3章內(nèi)容的整理，胡瑜博士、李佳博士、王偉博士參與了第4～9章內(nèi)容的整理，王達(dá)博士參與了第10章內(nèi)容的整理。中國科學(xué)院計(jì)算技術(shù)研究所李華偉研究員審閱了全部書稿，美國15CSB計(jì)算機(jī)系主任鄭光廷教授撰寫了序言。在此表示衷心的感謝?！　”緯鴧R集的部分科研成果是在國家重點(diǎn)基礎(chǔ)研究發(fā)展計(jì)劃（973）課題“高性能處理芯片的設(shè)計(jì)驗(yàn)證與測試”（2005CB321605）、國家自然科學(xué)基金重點(diǎn)項(xiàng)目“數(shù)字VLSI電路測試技術(shù)研究”（60633060）和“從行為級到版圖級的設(shè)計(jì)驗(yàn)證與測試生成”（90207002）等資助下完成的。本書的出版獲得了中國科學(xué)院科學(xué)出版基金的資助。研究過程中得到了中國科學(xué)院計(jì)算技術(shù)研究所李國杰院士、閔應(yīng)驊研究員、胡偉武研究員、李忠誠研究員等領(lǐng)導(dǎo)和同事的關(guān)心和支持，得到了清華大學(xué)楊士元教授、香港中文大學(xué)徐強(qiáng)博士、寧波大學(xué)夏銀水教授、合肥工業(yè)大學(xué)梁華國教授等同行的支持和幫助，在此表示衷心的感謝。　　由于作者水平和經(jīng)驗(yàn)有限，書中難免存在疏漏之處，懇請讀者批評指正。

內(nèi)容概要

本書內(nèi)容涉及數(shù)字集成電路測試優(yōu)化的三個(gè)主要方面：測試壓縮、測試功耗優(yōu)化、測試調(diào)度。包括測試數(shù)據(jù)壓縮的基本原理，激勵(lì)壓縮的有效方法，測試響應(yīng)壓縮方法和電路結(jié)構(gòu)；測試功耗優(yōu)化的基本原理，靜態(tài)測試功耗優(yōu)化方法，動(dòng)態(tài)測試功耗優(yōu)化；測試壓縮與測試功耗協(xié)同優(yōu)化方法；測試壓縮與測試調(diào)度協(xié)同優(yōu)化方法；并以國產(chǎn)64位高性能處理器(龍芯2E和2F)為例介紹了相關(guān)成果的應(yīng)用。    全書闡述了作者及其科研團(tuán)隊(duì)自主創(chuàng)新的研究成果和結(jié)論，對致力于數(shù)字集成電路測試與設(shè)計(jì)研究的科研人員(尤其是在讀研究生)具有較大的學(xué)術(shù)參考價(jià)值，也可用作集成電路專業(yè)的高等院校教師、研究生和高年級本科生的教學(xué)參考書。

書籍目錄

FOREWORD前言第1章  緒論  1.1  測試優(yōu)化方法簡介  1.2  測試優(yōu)化中的關(guān)鍵問題    1.2.1  測試壓縮中X位的處理    1.2.2  快速功耗估計(jì)與測試功耗優(yōu)化    1.2.3  測試外殼設(shè)計(jì)與測試調(diào)度算法  1.3  本書章節(jié)組織結(jié)構(gòu)  參考文獻(xiàn)第2章  測試激勵(lì)壓縮  2.1  測試激勵(lì)壓縮    2.1.1  測試激勵(lì)數(shù)據(jù)中的X位    2.1.2  激勵(lì)壓縮中的相關(guān)術(shù)語    2.1.3  激勵(lì)壓縮方法分類  2.2  基于Variable-Tail編碼的壓縮方法    2.2.1  激勵(lì)壓縮中的編碼設(shè)計(jì)    2.2.2  Variable-Tail編碼    2.2.3  實(shí)驗(yàn)及分析  2.3  周期可重構(gòu)測試壓縮方法    2.3.1  周期可重構(gòu)技術(shù)及解壓縮電路結(jié)構(gòu)    2.3.2  周期可重構(gòu)MUX網(wǎng)絡(luò)的自動(dòng)綜合算法    2.3.3  測試壓縮率分析  2.4  本章小結(jié)  參考文獻(xiàn)第3章  測試響應(yīng)壓縮  3.1  測試響應(yīng)壓縮    3.1.1  響應(yīng)壓縮中的相關(guān)術(shù)語    3.1.2  時(shí)間維和空間維混合壓縮和未知位  3.2  時(shí)空維混合壓縮方法    3.2.1  失效芯片中錯(cuò)誤位分布及卷積編碼    3.2.2  改進(jìn)的(n，n-1，m，d)卷積碼設(shè)計(jì)    3.2.3  壓縮電路的兩種不同實(shí)現(xiàn)形式  3.3  未知位容忍技術(shù)  3.4  診斷設(shè)計(jì)  3.5  混淆率方面的一些實(shí)驗(yàn)結(jié)果  3.6  激勵(lì)壓縮和響應(yīng)壓縮的結(jié)合——商業(yè)EDA工具分析  3.7  本章小結(jié)  參考文獻(xiàn)第4章  動(dòng)態(tài)功耗估計(jì)  4.1  動(dòng)態(tài)功耗模型    4.1.1  動(dòng)態(tài)功耗來源    4.1.2  跳變功耗模型    4.1.3  UMCF電路模型  4.2  功耗敏感性分析    4.2.1  功耗敏感性分析方法    4.2.2  動(dòng)態(tài)功耗敏感性分析    4.2.3  靜態(tài)功耗敏感性分析    4.2.4  敏感性分析應(yīng)用  4.3  冒險(xiǎn)共振及應(yīng)用    4.3.1  冒險(xiǎn)疊加現(xiàn)象    4.3.2  狀態(tài)空間壓縮    4.3.3  實(shí)驗(yàn)及分析  4.4  上電瞬態(tài)功耗估計(jì)    4.4.1  電源門控方法    4.4.2  上電電流模型    4.4.3  遺傳算法優(yōu)化方法    4.4.4  實(shí)驗(yàn)及分析  4.5  體系結(jié)構(gòu)級功耗估計(jì)    4.5.1  體系結(jié)構(gòu)級功耗估計(jì)    4.5.2  體系結(jié)構(gòu)級功耗模型    4.5.3  實(shí)驗(yàn)及分析  4.6  動(dòng)態(tài)測試功耗估計(jì)    4.6.1  相關(guān)術(shù)語    4.6.2  動(dòng)態(tài)測試功耗計(jì)算模型  4.7  本章小結(jié)  參考文獻(xiàn)第5章  動(dòng)態(tài)測試功耗優(yōu)化  5.1  掃描測試功耗問題  5.2  移位與捕獲測試功耗    5.2.1  移位測試功耗分析    5.2.2  捕獲測試功耗分析  5.3  動(dòng)態(tài)測試功耗優(yōu)化方法分類  5.4  基于掃描鏈調(diào)整的動(dòng)態(tài)測試功耗優(yōu)化    5.4.1  基于可測試性設(shè)計(jì)的測試功耗優(yōu)化方法相關(guān)研究    5.4.2  掃描單元分組連接技術(shù)    5.4.3  掃描鏈劃分與排序技術(shù)    5.4.4  移位功耗優(yōu)化效果及硬件開銷實(shí)驗(yàn)數(shù)據(jù)分析  5.5  基于測試向量調(diào)整的動(dòng)態(tài)測試功耗優(yōu)化    5.5.1  基于測試向量填充的動(dòng)態(tài)測試功耗優(yōu)化    5.5.2  基于測試向量排序的動(dòng)態(tài)測試功耗優(yōu)化  5.6  本章小結(jié)  參考文獻(xiàn)第6章  靜態(tài)測試功耗優(yōu)化  6.1  靜態(tài)功耗模型  6.2  靜態(tài)功耗估計(jì)    6.2.1  靜態(tài)功耗堆棧效應(yīng)    6.2.2  靜態(tài)功耗查表估計(jì)法    6.2.3  模擬器實(shí)現(xiàn)及驗(yàn)證  6.3  靜態(tài)測試功耗優(yōu)化    6.3.1  基于X位的漏電流優(yōu)化技術(shù)    6.3.2  掃描功耗閂鎖  6.4  本章小結(jié)  參考文獻(xiàn)第7章  測試壓縮與測試功耗協(xié)同優(yōu)化  7.1  基于隨機(jī)訪問掃描設(shè)計(jì)的協(xié)同優(yōu)化    7.1.1  CSCD設(shè)計(jì)    7.1.2  效果分析    7.1.3  實(shí)驗(yàn)及分析  7.2  基于測試向量填充的協(xié)同優(yōu)化    7.2.1  主流編碼測試壓縮技術(shù)    7.2.2  低功耗測試壓縮基礎(chǔ)    7.2.3  基于選擇編碼方案的低功耗測試壓縮方案    7.2.4  實(shí)驗(yàn)及分析  7.3  基于Variable-Tail編碼的協(xié)同優(yōu)化    7.3.1  測試壓縮率優(yōu)化    7.3.2  測試中移位功耗的優(yōu)化    7.3.3  測試數(shù)據(jù)壓縮和測試功耗的協(xié)同優(yōu)化  7.4  基于芯核并行外殼設(shè)計(jì)的協(xié)同優(yōu)化    7.4.1  芯核測試外殼設(shè)計(jì)    7.4.2  串行測試外殼設(shè)計(jì)的代價(jià)    7.4.3  掃描切片重疊和部分重疊    7.4.4  并行外殼設(shè)計(jì)方法    7.4.5  實(shí)驗(yàn)及分析  7.5  本章小結(jié)  參考文獻(xiàn)第8章  系統(tǒng)芯片的測試調(diào)度  8.1  系統(tǒng)芯片測試簡介  8.2  測試訪問機(jī)制    8.2.1  基于總線的測試訪問機(jī)制    8.2.2  基于片上網(wǎng)絡(luò)的測試訪問機(jī)制  8.3  基于雙核掃描鏈平衡的測試調(diào)度    8.3.1  基于總線的測試調(diào)度相關(guān)研究    8.3.2  掃描鏈平衡設(shè)計(jì)    8.3.3  基于雙核掃描鏈平衡的測試調(diào)度方法  8.4  基于片上網(wǎng)絡(luò)的交錯(cuò)式測試調(diào)度    8.4.1  片上網(wǎng)絡(luò)測試相關(guān)工作介紹    8.4.2  低功耗片上網(wǎng)絡(luò)測試調(diào)度    8.4.3  實(shí)驗(yàn)及分析  8.5  本章小結(jié)  參考文獻(xiàn)第9章  測試向量集與測試流程優(yōu)化  9.1  引言  9.2  測試向量集優(yōu)化    9.2.1  固定型故障測試向量生成    9.2.2  時(shí)延故障測試向量生成    9.2.3  非壓縮模式下的測試向量集優(yōu)化    9.2.4  壓縮模式下的測試向量集優(yōu)化  9.3  測試流程優(yōu)化    9.3.1  測試項(xiàng)目有效性    9.3.2  測試流程優(yōu)化算法    9.3.3  實(shí)驗(yàn)及分析  9.4  本章小結(jié)  參考文獻(xiàn)第10章  測試優(yōu)化技術(shù)在龍芯通用處理器中的應(yīng)用  10.1  通用處理器DFT面臨的挑戰(zhàn)  10.2  測試優(yōu)化技術(shù)在龍芯2E中的應(yīng)用    10.2.1  DFT方案設(shè)計(jì)總體框架結(jié)構(gòu)    10.2.2  掃描設(shè)計(jì)    10.2.3  存儲(chǔ)器內(nèi)建自測試    10.2.4  測試向量產(chǎn)生    10.2.5  邊界掃描設(shè)計(jì)  10.3  測試優(yōu)化技術(shù)在龍芯2F中的應(yīng)用    10.3.1  龍芯2F高性能通用處理器的測試難點(diǎn)    10.3.2  龍芯2F可測試性設(shè)計(jì)結(jié)構(gòu)    10.3.3  支持實(shí)速測試的可測試性時(shí)鐘電路設(shè)計(jì)    10.3.4  實(shí)速測試的測試生成    10.3.5  掃描與混合測試壓縮結(jié)構(gòu)設(shè)計(jì)    10.3.6  嵌入式存儲(chǔ)器內(nèi)建自測試與診斷電路設(shè)計(jì)    10.3.7  邊界掃描結(jié)構(gòu)設(shè)計(jì)    10.3.8  測試功耗控制結(jié)構(gòu)設(shè)計(jì)    10.3.9  測試向量生成與測試結(jié)果分析    10.3.10  與主流處理器DFT比較  10.4  本章小結(jié)  參考文獻(xiàn)第11章  總結(jié)與展望  11.1  總結(jié)  11.2  展望    11.2.1  測試壓縮    11.2.2  測試功耗優(yōu)化    11.2.3  測試調(diào)度  參考文獻(xiàn)索引

章節(jié)摘錄

　　第4章介紹了動(dòng)態(tài)功耗估計(jì)方法論了動(dòng)態(tài)功耗的經(jīng)典模型，詳細(xì)闡述一個(gè)自主開發(fā)的功耗估計(jì)及優(yōu)化實(shí)驗(yàn)平臺(tái)電路模型；在此基礎(chǔ)上，給出了組合電路的功耗敏感性分析原理和應(yīng)用，研究了動(dòng)態(tài)功耗的冒險(xiǎn)共振現(xiàn)象，并討論了它在功耗估計(jì)中的應(yīng)用；此外，研究了上電狀態(tài)下的功耗行為，給出了一種針對電路上電的瞬間功耗進(jìn)行較準(zhǔn)確功耗估計(jì)的方法，并討論了系統(tǒng)級動(dòng)態(tài)功耗估計(jì)及其應(yīng)用相關(guān)問題。最后，針對本書主要關(guān)心的測試功耗問題，介紹了相關(guān)的基本術(shù)語以及估計(jì)模型。　　第5章介紹了動(dòng)態(tài)測試功耗優(yōu)化方法。介紹了測試功耗模型，并分別分析了移位與捕獲功耗的不同特點(diǎn)及其可能帶來的危害。在分析已有測試功耗優(yōu)化方法研究的基礎(chǔ)上，介紹兩類動(dòng)態(tài)測試功耗優(yōu)化方法：基于掃描鏈調(diào)整以及基于測試向量調(diào)整的測試功耗優(yōu)化方法?！　〉?章介紹了靜態(tài)測試功耗優(yōu)化方法。對靜態(tài)功耗進(jìn)行了建模與分析，提出了通過設(shè)計(jì)高效的漏電流模擬器實(shí)現(xiàn)快速準(zhǔn)確的靜態(tài)功耗估計(jì)的方法；提出了基于X位的靜態(tài)測試功耗優(yōu)化技術(shù)，并介紹了如何將該靜態(tài)測試功耗優(yōu)化技術(shù)與相關(guān)的動(dòng)態(tài)測試功耗控制技術(shù)相結(jié)合，應(yīng)用于常見的掃描測試中，實(shí)現(xiàn)靜態(tài)測試功耗與動(dòng)態(tài)測試功耗的協(xié)同優(yōu)化?！　　?/pre>








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