數(shù)字VLSI芯片設計

前言

2001年7月間，電子工業(yè)出版社的領導同志邀請各高校十幾位通信領域方面的老師，商量引進國外教材問題。與會同志對出版社提出的計劃十分贊同，大家認為，這對我國通信事業(yè)、特別是對高等院校通信學科的教學工作會很有好處。教材建設是高校教學建設的主要內(nèi)容之一。編寫、出版一本好的教材，意味著開設了一門好的課程，甚至可能預示著一個嶄新學科的誕生。20世紀40年代MIT林肯實驗室出版的一套28本雷達叢書，對近代電子學科、特別是對雷達技術的推動作用，就是一個很好的例子。我國領導部門對教材建設一直非常重視。20世紀80年代，在原教委教材編審委員會的領導下，匯集了高等院校幾百位富有教學經(jīng)驗的專家，編寫、出版了一大批教材；很多院校還根據(jù)學校的特點和需要，陸續(xù)編寫了大量的講義和參考書。這些教材對高校的教學工作發(fā)揮了極好的作用。近年來，隨著教學改革不斷深入和科學技術的飛速進步，有的教材內(nèi)容已比較陳舊、落后，難以適應教學的要求，特別是在電子學和通信技術發(fā)展神速、可以講是日新月異的今天，如何適應這種情況，更是-個必須認真考慮的問題。解決這個問題，除了依靠高校的老師和專家撰寫新的符合要求的教科書外，引進和出版一些國外優(yōu)秀電子與通信教材，尤其是有選擇地引進一批英文原版教材，是會有好處的。一年多來，電子工業(yè)出版社為此做了很多工作。他們成立了一個“國外電子與通信教材系列”項目組，選派了富有經(jīng)驗的業(yè)務骨干負責有關工作，收集了230余種通信教材和參考書的詳細資料，調(diào)來了100余種原版教材樣書，依靠由20余位專家組成的出版委員會，從中精選了40多種，內(nèi)容豐富，覆蓋了電路理論與應用、信號與系統(tǒng)、數(shù)字信號處理、微電子、通信系統(tǒng)、電磁場與微波等方面，既可作為通信專業(yè)本科生和研究生的教學用書，也可作為有關專業(yè)人員的參考材料。此外，這批教材，有的翻譯為中文，還有部分教材直接影印出版，以供教師用英語直接授課。希望這些教材的引進和出版對高校通信教學和教材改革能起一定作用。在這里，我還要感謝參加工作的各位教授、專家、老師與參加翻譯、編輯和出版的同志們。各位專家認真負責、嚴謹細致、不辭辛勞、不怕瑣碎和精益求精的態(tài)度，充分體現(xiàn)了中國教育工作者和出版工作者的良好美德。

內(nèi)容概要

本書介紹如何使用Cadence和Synopsys公司的CAD工具來實際設計數(shù)字VLSl芯片。讀者通過本書可以循序漸進地學習這些CAD工具，并使用這些軟件設計出可制造的數(shù)字集成電路芯片。本書內(nèi)容按集成電路的設計流程編排，包括CAD設計平臺、電路圖輸入、Vefil09仿真、版圖編輯、標準單元設計、模擬和數(shù)?；旌闲盘柗抡?、單元表征和建庫、Vefilog綜合、抽象形式生成、布局布線及芯片組裝等工具；每一工具的使用都以實例說明，最后給出了一個設計簡化MIPS微處理器的完整例子。本書可與有關集成電路設計理論的教科書配套使用，可作為高等院校有關集成電路設計理論類課程的配套教材和集成電路設計實踐類課程的教科書，也可作為集成電路設計人員的培訓教材和使用手冊。

作者簡介

作者：(美國)艾瑞克·布魯范德(Erik Brunvand) 譯者：周潤德

書籍目錄

第1章  引言  1.1　CAD工具流程    1.1.1　定制VLSl及單元設計流程    1.1.2　層次化的單元／模塊ASIC流程  1.2　本書的內(nèi)容  1.3　關于工具的瑕疵問題  1.4　工具設置及執(zhí)行腳本  1.5　字體使用約定第2章  Cadence設計平臺DFIl及啟動命令ICFB  2.1　Cadence設計平臺  2.2　啟動Cadence  2.3　小結(jié)第3章  Composer原理圖輸入工具  3.1　啟動Cadence建立一個新的工作庫  3.2　建立新單元    3.2.1　建立全加器原理圖視圖    3.2.2　建立加法器符號圖　　3.2.3　用一位全加器組成兩位加法器  3.3　晶體管級原理圖  3.4　打印原理圖    3.4.1　修改后腳本打印文件  3.5　變量、端口和單元的命名規(guī)則  3.6　小結(jié)第4章　Verilog仿真  4.1　Composer原理圖的Verilog仿真    4.1.1　用Verilog.XL仿真原理圖    4.1.2　用NC_Verilog仿真原理圖  4.2　Composer工具中的行為級Verilog代碼    4.2.1　生成行為級視圖    4.2.2　仿真行為級視圖  4.3　獨立的Verilog仿真    4.3.1　Verilog—XL    4.3.2　NCVerilog    4.3.3　VCS  4.4　Verilog仿真中的時序    4.4.1　行為級與晶體管開關級仿真的比較    4.4.2　行為級邏輯門時序    4.4.3　標準延時格式時序    4.4.4　晶體管時序    4.5　小結(jié)第5章　Virtuos0版圖編輯器  5.1　反相器原理圖    5.1.1　啟動Cadence的icfb    5.1.2　建立反相器原理圖    5.1.3　建立反相器符號圖  5.2　反相器版圖    5.2.1　建立新的版圖視圖    5.2.2　繪制nil'lOS晶體管    5.2.3　繪制pmos晶體管    5.2.4　用晶體管版圖組裝反相器    5.2.5　用層次化方法建立版圖    5.2.6　Virtuos0命令概要  5.3　打印版圖  5.4　設計規(guī)則檢查    5.4.1　DIVA設計規(guī)則檢查  5.5　生成提取視圖  5.6　版圖對照原理圖檢查    5.6.1　生成模擬提取視圖  5.7　單元設計全流程（到目前為止）  5.8　小結(jié)第6章  標準單元設計模板  6.1　標準單元幾何尺寸說明  6.2　標準單元I／O端口布置  6.3　標準單元晶體管尺寸選擇  6.4　小結(jié)第7章　Spectre模擬仿真器  7.1　原理圖仿真（瞬態(tài)仿真）  7.2　Spectre模擬環(huán)境下仿真  7.3　用配置視圖仿真  7.4　模擬，數(shù)字混合仿真    7.4.1　有關混合模式仿真的結(jié)束語  7.5　靜態(tài)仿真    7.5.1　參數(shù)化仿真……第8章　單元表征第9章　Verilog綜合　第10章　抽象生成第11章　SOC Encounter布局布線第12章　芯片組裝第13章　設計舉例附錄參考文獻術語表

章節(jié)摘錄

插圖：在我們埋頭于本書的內(nèi)容前，先來談談工具的瑕疵問題。這些工具是很復雜的，并且使用這些工具設計的系統(tǒng)也是很復雜的。這些工具看起來也相當煩瑣，有時還會出現(xiàn)瑕疵，事實上也確實如此。然而，即使對于工具中難免發(fā)生的瑕疵，我也會鼓勵讀者仔細地跟從本書的內(nèi)容，并且在遇到問題時也不要去埋怨工具的瑕疵！在多年講授這些工具的課程之后，我發(fā)現(xiàn)當我們在課堂環(huán)境下遇到了工具麻煩時，幾乎可以百分之百地肯定這一定是我們做了什么事，或者是我們的數(shù)據(jù)有些不對，而不是因為工具有瑕疵。我們常常會驚奇于所做之事與步驟規(guī)定要做之事之間的細微差別。但遇到此種情形時，務請放松，并仔細想一想究竟發(fā)生了什么以及可能是什么原因引起的。有時在出錯報告中會提供確切的信息，這時就要仔細地閱讀?？梢栽囍鴮⑶闆r向他人解釋一下，在解釋的過程中或許會明白發(fā)生了什么。當然，遇到這種情況時，也可以請他人看一下。一定要試著去解決問題而不是埋怨所用的工具！如果最終確定是工具的問題，那么至少我們已排除了其他原因。1.4工具設置及執(zhí)行腳本由于這些工具是成套工具中許多種工具的復雜組合，所以它們的名字（如Composer）就很少是我們啟動這些工具時所要運行的實際可執(zhí)行代碼的名字。而且大多數(shù)工具都有其他重要的事情需要在我們的環(huán)境中首先進行初始化，然后才能啟用這些工具。我們必須建立起工具目錄的搜索路徑，以使shell（IJNIX命令行界面）和工具能找到所需的信息。初始化和設置文件必須包含在啟動工具的目錄中。此外還必須設置環(huán)境變量以通知工具將怎樣使用它們。這里不打算在每一章中描述每一種工具的設置和執(zhí)行要求，而是把所有這些要求打包在一個可執(zhí)行的腳本中來啟動一個新的shell，并且對shell環(huán)境進行所有必要的修改，然后運行這些工具。這樣做的主要好處是，我們可以只運行這個shell腳本而不必記住所有其他的設置要求，而且它也恰好能把對shell的這些修改打包到專門為運行該工具而啟動的新shell中。一旦這一工具（通過shell腳本）退出，這些修改就不再起作用，以免影響其他事情的處理。

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