Verilog HDL高級數(shù)字設(shè)計

內(nèi)容概要

《Verilog HDL高級數(shù)字設(shè)計(第2版)(英文版)》依據(jù)數(shù)字集成電路系統(tǒng)工程開發(fā)的要求與特點，利用Verilog HDL對數(shù)字系統(tǒng)進(jìn)行建模、設(shè)計與驗證，對ASIC/FPGA系統(tǒng)芯片工程設(shè)計開發(fā)的關(guān)鍵技術(shù)與流程進(jìn)行了深入講解，內(nèi)容包括：集成電路芯片系統(tǒng)的建模、電路結(jié)構(gòu)權(quán)衡、流水、多核微處理器、功能驗證、時序分析、測試平臺、故障模擬、可測性設(shè)計、邏輯綜合、后綜合驗證等集成電路系統(tǒng)的前后端工程設(shè)計與實現(xiàn)中的關(guān)鍵技術(shù)及設(shè)計案例。書中以大量設(shè)計實例敘述了集成電路系統(tǒng)工程開發(fā)需遵循的原則、基本方法、實用技術(shù)、設(shè)計經(jīng)驗與技巧。
《Verilog HDL高級數(shù)字設(shè)計(第2版)(英文版)》既可作為電子與通信、電子科學(xué)與技術(shù)、自動控制、計算機(jī)等專業(yè)領(lǐng)域的高年級本科生和研究生的教材或參考資格，也可用于電子系統(tǒng)設(shè)計及數(shù)字集成電路設(shè)計工程師的專業(yè)技術(shù)培訓(xùn)。

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