EDA技術(shù)與應(yīng)用

內(nèi)容概要

《EDA技術(shù)與應(yīng)用(21世紀(jì)高職高專(zhuān)規(guī)劃教材)》由朱小祥、游家發(fā)主編，本書(shū)從應(yīng)用的角度出發(fā)，首先介紹了EDA技術(shù)的基本概念、應(yīng)用特點(diǎn)、可編程邏輯器件、硬件描述語(yǔ)言VHDL及常用邏輯單元電路的VHDL編程技術(shù)；然后以EDA應(yīng)用為目的，通過(guò)EDA實(shí)例詳細(xì)介紹了EDA技術(shù)的開(kāi)發(fā)過(guò)程、開(kāi)發(fā)工具軟件QuartusⅡ的使用、EDA工程中典型的設(shè)計(jì)實(shí)例；最后介紹了EDA最小系統(tǒng)板的設(shè)計(jì)，使讀者對(duì)其硬件有一個(gè)較充分的認(rèn)識(shí)。本書(shū)各章節(jié)均配有習(xí)題及設(shè)計(jì)實(shí)例練習(xí)，便于讀者學(xué)習(xí)和教學(xué)使用。書(shū)中程序考慮學(xué)生學(xué)習(xí)的多樣性，在不同的EDA開(kāi)發(fā)板上通過(guò)驗(yàn)證調(diào)試。
《EDA技術(shù)與應(yīng)用(21世紀(jì)高職高專(zhuān)規(guī)劃教材)》注重精講多練，先進(jìn)實(shí)用，可作為高職高專(zhuān)院校應(yīng)用電子技術(shù)、電子信息技術(shù)等專(zhuān)業(yè)的教材，也可作為相關(guān)技術(shù)人員的設(shè)計(jì)參考書(shū)。

書(shū)籍目錄

第1章 緒論
第2章 可編程邏輯器件
第3章 VHDL硬件描述語(yǔ)言
第4章 EDA開(kāi)發(fā)工具
第5章 基本邏輯電路VHDL設(shè)計(jì)
第6章 有限狀態(tài)機(jī)VHDL設(shè)計(jì)
第7章 數(shù)字系統(tǒng)VHDL設(shè)計(jì)
第8章 EDA最小系統(tǒng)板設(shè)計(jì)
參考文獻(xiàn)

章節(jié)摘錄

版權(quán)頁(yè)：   插圖：   ④vital庫(kù)。使用vital庫(kù)，可以提高VHDL門(mén)級(jí)時(shí)序模擬的精度，因而只在VHDL仿真器中使用，庫(kù)中包含時(shí)序程序包vital_timing和vital_primitives。vital程序包已經(jīng)成為IEEE標(biāo)準(zhǔn)，在當(dāng)前的VHDL仿真器的庫(kù)中，vital庫(kù)中的程序包都已經(jīng)并到ieee庫(kù)中。實(shí)際上由于各FPGA／CPLD生產(chǎn)廠(chǎng)商的適配工具（如ispEXPERT Compiler）都能為各自的芯片生成帶時(shí)序信息的VHDL門(mén)級(jí)網(wǎng)表，用VHDL仿真器仿真該網(wǎng)表可以得到非常精確的時(shí)序仿真結(jié)果，因此，基于實(shí)用的觀點(diǎn)，在FPGA／CPLD設(shè)計(jì)開(kāi)發(fā)過(guò)程中，一般并不需要vital庫(kù)中的程序包。 除了以上提到的庫(kù)外，EDA工具開(kāi)發(fā)商為了FPGA／CPLD開(kāi)發(fā)設(shè)計(jì)上的方便，都有自己的擴(kuò)展庫(kù)和相應(yīng)的程序包，如Dataio公司的generics庫(kù)、dataio庫(kù)等，以及上面提到的Synopsys公司的一些庫(kù)。 在VHDL設(shè)計(jì)中，有的EDA工具將一些程序包和設(shè)計(jì)單元放在一個(gè)目錄下，而將此目錄名如“work”作為庫(kù)名，如Synplicity公司的Synplify。有的EDA工具是通過(guò)配置語(yǔ)句結(jié)構(gòu)來(lái)指定庫(kù)和庫(kù)中的程序包，這時(shí)的配置即成為一個(gè)設(shè)計(jì)實(shí)體中最頂層的設(shè)計(jì)單元。此外，用戶(hù)還可以自己定義一些庫(kù)，將自己的設(shè)計(jì)內(nèi)容或通過(guò)交流獲得的程序包設(shè)計(jì)實(shí)體并入這些庫(kù)中。 （2）庫(kù)的用法。在VHDL中，庫(kù)的說(shuō)明語(yǔ)句總是放在實(shí)體單元前面，這樣在設(shè)計(jì)實(shí)體內(nèi)的語(yǔ)句就可以使用庫(kù)中的數(shù)據(jù)和文件。由此可見(jiàn)，庫(kù)的用處在于使設(shè)計(jì)者可以共享已經(jīng)編譯過(guò)的設(shè)計(jì)成果。VHDL允許在一個(gè)設(shè)計(jì)實(shí)體中同時(shí)打開(kāi)多個(gè)不同的庫(kù)，但庫(kù)之間必須是相互獨(dú)立的。 例如，某一程序中最前面的3條語(yǔ)句： library ieee； use ieee.std_logic_1164.all； use ieee.std_logic_unsigned.all； 表示打開(kāi)ieee庫(kù)后，再打開(kāi)此庫(kù)中的std_logic_1164程序包和std_logic_unsigned程序包的所有內(nèi)容。由此可見(jiàn)，在實(shí)際使用中，庫(kù)是以程序包集合的方式存在的，具體調(diào)用的是程序包中的內(nèi)容。因此，對(duì)于任一VHDL設(shè)計(jì)，所需從庫(kù)中調(diào)用的程序包在設(shè)計(jì)中應(yīng)是可見(jiàn)的（可調(diào)出的），即以明確的語(yǔ)句表達(dá)方式加以定義，庫(kù)語(yǔ)句指明庫(kù)中的程序包以及包中的待調(diào)用文件。 對(duì)于必須以顯式表達(dá)的庫(kù)及其程序包的語(yǔ)言表達(dá)式，應(yīng)放在每一項(xiàng)設(shè)計(jì)實(shí)體最前面，成為這項(xiàng)設(shè)計(jì)的最高層次的設(shè)計(jì)單元。庫(kù)語(yǔ)句一般必須與use語(yǔ)句同用，庫(kù)語(yǔ)句關(guān)鍵詞library指明所使用的庫(kù)名，use語(yǔ)句指明庫(kù)中的程序包。一旦說(shuō)明了庫(kù)和程序包整個(gè)設(shè)計(jì)實(shí)體都可進(jìn)入訪(fǎng)問(wèn)或調(diào)用，但其作用范圍僅限于所說(shuō)明的設(shè)計(jì)實(shí)體。VHDL要求一項(xiàng)含有多個(gè)設(shè)計(jì)實(shí)體的更大的系統(tǒng)中，每一個(gè)設(shè)計(jì)實(shí)體都必須有自己完整的庫(kù)說(shuō)明語(yǔ)句和use語(yǔ)句。

編輯推薦

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