現(xiàn)代VLSI設(shè)計(jì)

內(nèi)容概要

　　本書(shū)全面介紹了現(xiàn)代VLSI芯片先進(jìn)設(shè)計(jì)技術(shù)和方法，并重點(diǎn)討論基于IP核的SoC設(shè)計(jì)方法。書(shū)中反映出了SoC芯片設(shè)計(jì)的新進(jìn)展及新技術(shù)。全書(shū)共分8章，內(nèi)容包括數(shù)字系統(tǒng)與VLSI、制備與器件、邏輯門(mén)電路、組合邏輯、時(shí)序邏輯、子系統(tǒng)設(shè)計(jì)、平面布圖、體系結(jié)構(gòu)設(shè)計(jì)。每章結(jié)尾附有難度不同的習(xí)題，附錄給出了詳細(xì)的詞匯表和專用名詞解釋，并介紹了硬件描述語(yǔ)言。

書(shū)籍目錄

第1章 數(shù)字系統(tǒng)與VLSI
　1.1 為什么要設(shè)計(jì)集成電路
　1.2 集成電路制造
　1.3 CMOS工藝
　1.4 集成電路設(shè)計(jì)
　1.5 基于IP核的芯片設(shè)計(jì)
　1.6 展望未來(lái)
　1.7 小結(jié)
　1.8 參考文獻(xiàn)
　1.9 習(xí)題
第2章 制備和器件
　2.1 引言
　2.2 制備工藝
　2.3 晶體管
　2.4 連線和過(guò)孔
　2.5 制備理論和實(shí)踐
　2.6 可靠性
　2.7 版圖設(shè)計(jì)和工具
　2.8 參考文獻(xiàn)
　2.9 習(xí)題
第3章 邏輯門(mén)
　3.1 引言
　3.2 組合邏輯函數(shù)
　3.3 靜態(tài)互補(bǔ)門(mén)
　3.4 邏輯開(kāi)關(guān)
　3.5 可選的門(mén)電路
　3.6 低功耗門(mén)
　3.7 電阻連線的延時(shí)
　3.8 電感連線的延時(shí)
　3.9 制造性設(shè)計(jì)
　3.10IP門(mén)
　3.11參考文獻(xiàn)
　3.12習(xí)題
第4章 組合邏輯電路
　4.1 引言
　4.2 基于標(biāo)準(zhǔn)單元的布局
　4.3 組合電路延時(shí)
　4.4 邏輯和互連線設(shè)計(jì)
　4.5 功率優(yōu)化
　4.6 開(kāi)關(guān)邏輯電路
　4.7 組合邏輯測(cè)試
　4.8 參考文獻(xiàn)
　4.9 習(xí)題
第5章 時(shí)序電路
　5.1 引言
　5.2 鎖存器和觸發(fā)器
　5.3 時(shí)序電路和時(shí)鐘規(guī)則
　5.4 性能分析
　5.5 時(shí)鐘生成
　5.6 時(shí)序電路設(shè)計(jì)
　5.7 功耗優(yōu)化
　5.8 設(shè)計(jì)驗(yàn)證
　5.9 時(shí)序測(cè)試
　5.10參考文獻(xiàn)
　5.11習(xí)題
第6章 子系統(tǒng)設(shè)計(jì)
　6.1 引言
　6.2 組合移位器
　6.3 加法器
　6.4 算術(shù)邏輯單元
　6.5 乘法器
　6.6 高密度存儲(chǔ)器
　6.7 圖像傳感器
　6.8 現(xiàn)場(chǎng)可編程門(mén)陣列
　6.9 可編程邏輯陣列
　6.10總線和片上網(wǎng)絡(luò)
　6.11數(shù)據(jù)路徑
　6.12IP子系統(tǒng)
　6.13參考文獻(xiàn)
　6.14習(xí)題
第7章 平面布圖
　7.1 引言
　7.2 平面布圖方法
　7.3 全局互連
　7.4 平面布圖設(shè)計(jì)
　7.5 片外連接
　7.6 參考文獻(xiàn)
　7.7 習(xí)題
第8章 體系結(jié)構(gòu)設(shè)計(jì)
　8.1 引言
　8.2 硬件描述語(yǔ)言
　8.3 RTL級(jí)設(shè)計(jì)
　8.4 流水線技術(shù)
　8.5 高層綜合
　8.6 低功耗體系結(jié)構(gòu)
　8.7 GALS系統(tǒng)
　8.8 體系結(jié)構(gòu)測(cè)試
　8.9 IP模塊
　8.10設(shè)計(jì)方法學(xué)
　8.11MPSoC設(shè)計(jì)
　8.12參考文獻(xiàn)
　8.13習(xí)題
附錄A 芯片設(shè)計(jì)師詞典
附錄B 硬件描述語(yǔ)言
參考文獻(xiàn)
中英文術(shù)語(yǔ)對(duì)照表

圖書(shū)封面

圖書(shū)標(biāo)簽Tags

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