系統(tǒng)芯片

內(nèi)容概要

　　《系統(tǒng)芯片（SOC）設(shè)計(jì)原理》為普通高等教育“十一五”國(guó)家級(jí)規(guī)劃教材?！　∠到y(tǒng)芯片（System On a Chip，簡(jiǎn)稱SOC）是微電子技術(shù)發(fā)展的一個(gè)新的里程碑。本書(shū)介紹在EDA工具的平臺(tái)上，進(jìn)行以系統(tǒng)級(jí)設(shè)計(jì)為核心的系統(tǒng)芯片的設(shè)計(jì)方法。本書(shū)從基本單元電路設(shè)計(jì)出發(fā)，以VHDL語(yǔ)言為基本設(shè)計(jì)手段，討論了各種典型的數(shù)字集成系統(tǒng)的設(shè)計(jì)，以及系統(tǒng)芯片實(shí)現(xiàn)的兩種基本途徑：半定制的高密度可編程邏輯器件（HDPLD）的實(shí)現(xiàn)和全定制的專用集成電路（ASIC）的實(shí)現(xiàn)?！　　断到y(tǒng)芯片（SOC）設(shè)計(jì)原理》主要內(nèi)容包括：集成電路工藝及版圖基礎(chǔ)，CMOS數(shù)字電路，硬件描述語(yǔ)言VHDL及數(shù)字系統(tǒng)的設(shè)計(jì)，系統(tǒng)集成芯片的體系結(jié)構(gòu)，高密度可編程邏輯器件，可編程系統(tǒng)芯片（SOPC），專用集成電路設(shè)計(jì)和可測(cè)試結(jié)構(gòu)設(shè)計(jì)。全書(shū)語(yǔ)言流暢，循序漸進(jìn)地討論了系統(tǒng)芯片各方面的內(nèi)容。每章后附有習(xí)題，供課后練習(xí)?！　　断到y(tǒng)芯片（SOC）設(shè)計(jì)原理》可作為高等院校電子信息類高年級(jí)本科生與研究生的教材，也可作為相關(guān)領(lǐng)域工程技術(shù)人員的參考資料。

書(shū)籍目錄

序前言第1章　緒論1.1　系統(tǒng)芯片是微電子技術(shù)發(fā)展的必然1.2　電子設(shè)計(jì)自動(dòng)化技術(shù)和硬件描述語(yǔ)言1.2.1　電子設(shè)計(jì)自動(dòng)化技術(shù)發(fā)展概述1.2.2　Top—Down設(shè)計(jì)方法1.2.3　硬件描述語(yǔ)言第2章　CMoS數(shù)字集成電路2.1　引言2.2　集成電路的主要生產(chǎn)工藝2.2.1　晶片準(zhǔn)備2.2.2　制版2.2.3　光刻2.2.4　氧化2.2.5　淀積2.2.6　腐蝕2.2.7　擴(kuò)散2.2.8　導(dǎo)體和電阻2.3　CMOS反相器及其版圖2.3.1　MOS晶體管及其版圖2.3.2 CMOS反相器的結(jié)構(gòu)及其版圖2.4　設(shè)計(jì)規(guī)則與工藝參數(shù)2.4.1　設(shè)計(jì)規(guī)則的內(nèi)容與作用2.4.2　幾何規(guī)則2.4.3　電學(xué)規(guī)則2.5　CMOS數(shù)字電路的特征2.5.1　標(biāo)準(zhǔn)邏輯電平2.5.2　邏輯扇出特性2.5.3　容性負(fù)載及其影響2.5.4　CMOS電路的噪聲容限2.6　CMOS邏輯門2.6.1　CMOS或非門2.6.2　CMOS與非門2.6.3　多輸入CMOS邏輯門2.7　NMOS傳輸晶體管與CMOS傳輸門2.7.1　NMOS傳輸晶體管2.7.2　NMOS傳輸門習(xí)題第3章　　硬件描述語(yǔ)言VHDL3.1　引言3.2　VHDL的基礎(chǔ)知識(shí)3.2.1　VHDL程序的結(jié)構(gòu)3.2.2　VHDL常用資源庫(kù)中的程序包3.2.3　VHDL的詞法單元3.2.4　數(shù)據(jù)對(duì)象和類型3.2.5　表達(dá)式與運(yùn)算符3.3　VHDL結(jié)構(gòu)體的描述方式3.3.1　結(jié)構(gòu)體的行為描述3.3.2　結(jié)構(gòu)體的RTL描述3.3.3　結(jié)構(gòu)體的結(jié)構(gòu)化描述3.4　結(jié)構(gòu)體的子結(jié)構(gòu)形式3.4.1　進(jìn)程3.4.2　復(fù)雜結(jié)構(gòu)體的多進(jìn)程組織方法3.4.3　塊3.4.4　子程序3.5　順序語(yǔ)句和并發(fā)語(yǔ)句3.5.1　順序語(yǔ)句3.5.2　并發(fā)語(yǔ)句3.6　VHDL中的信號(hào)和信號(hào)處理3.6.1　信號(hào)的驅(qū)動(dòng)源3.6.2　信號(hào)的延遲3.6.3　仿真周期和信號(hào)的δ延遲3.6.4　信號(hào)的屬性函數(shù)3.6.5　帶屬性函數(shù)的信號(hào)3.7　VHDL的其他語(yǔ)句3.7.1　ATTRIBUTE描述與定義語(yǔ)句3.7.2　ASSERT語(yǔ)句3.7.3　TEXTIO3.8　多值邏輯3.8.1　三態(tài)數(shù)值模型3.8.2　多值邏輯3.9　元件例化3.9.1　設(shè)計(jì)通用元件3.9.2　構(gòu)造程序包3.9.3　元件的調(diào)用3.10　配置3.10.1　默認(rèn)配置3.10.2　元件的配置3.10.3　塊的配置3.10.4　結(jié)構(gòu)體的配置習(xí)題第4章　基本數(shù)字邏輯單元的設(shè)計(jì)4.1　組合邏輯電路設(shè)計(jì)4.1.1　門電路4.1.2　三態(tài)緩沖器和總線緩沖器4.1.3　編碼器、譯碼器和選擇器4.1.4　運(yùn)算器的設(shè)計(jì)4.1.5　算術(shù)邏輯運(yùn)算單元4.2　時(shí)序邏輯電路設(shè)計(jì)4.2.1　觸發(fā)器4.2.2　鎖存器4.2.3　寄存器4.2.4　計(jì)數(shù)器4.3　存儲(chǔ)器4.3.1　概述4.3.2　只讀存儲(chǔ)器4.3.3　隨機(jī)存取存儲(chǔ)器4.3.4　先進(jìn)后出堆棧4.4　有限狀態(tài)機(jī)習(xí)題第5章　　數(shù)字系統(tǒng)的層次結(jié)構(gòu)設(shè)計(jì)5.1硬件的算法模型5.1.1先進(jìn)先出堆棧的算法模型5.1.2布思一位補(bǔ)碼乘法器的算法模型5.2　芯片系統(tǒng)的劃分5.2.1　并行接口82555.2.2　布思二位補(bǔ)碼乘法器的結(jié)構(gòu)化設(shè)計(jì)5.3　系統(tǒng)間互連的表示5.4　系統(tǒng)的仿真和測(cè)試5.4.1　概述5.4.2　仿真程序的設(shè)計(jì)方法5.4.3　TEXTl0建立測(cè)試程序習(xí)題第6章　SOC的體系結(jié)構(gòu)6.1　SOC的結(jié)構(gòu)6.1.1　引言6.1.2　S0C的硬件結(jié)構(gòu)6.1.3　嵌入式軟件6.2　soc中的嵌入式精簡(jiǎn)指令集處理器6.2.1概述6.2.2　RIsc的定義與特點(diǎn)6.2.3　RIsc的指令特點(diǎn)6.2.4　RIsc的并行處理技術(shù)6.2.5　RIsc／DsP結(jié)構(gòu)6.2.6　RIsc核的設(shè)計(jì)6.3嵌入式處理器ARM的體系結(jié)構(gòu)6.3.1　概述6.3.2　ARM7系列處理器6.3.3　ARM9系列處理器6.3.4　ARM9E系列處理器6.3.5　ARMlO系列處理器6.3.6　ARMll系列處理器6.4　嵌入式處理器MIPS32 4Kc的體系結(jié)構(gòu)6.4.1　概述6.4.2　MIPS32 4Kc嵌入式處理器6.5　SOC的互連機(jī)制6.5.1　概述6.5.2　AMBA總線6.5.3　CoreConnect總線6.5.4　Wishbone總線6.5.5　OCP總線6.5.6　虛擬元件接口6.6　帶ARM核的嵌入式系統(tǒng)芯片舉例6.6.1　LPC2100系列高性能微控制器6.6.2　AT91sAM7x系列高性能微控制器6.6.3　AT91RM9200高性能微控制器6.7嵌入式實(shí)時(shí)操作系統(tǒng)6.7.1　實(shí)時(shí)操作系統(tǒng)6.7.2　嵌入式實(shí)時(shí)操作系統(tǒng)概述6.7.3　實(shí)時(shí)多任務(wù)調(diào)度6.7.4　信號(hào)與信號(hào)量習(xí)題第7章　可編程邏輯器件7.1概述7.1.1　可編程邏輯器件的發(fā)展7.1.2　用戶再構(gòu)造電路和可編程ASIC電路7.1.3　可編程邏輯器件的分類7.2　可編程邏輯器件的編程元件7.2.1　熔絲型開(kāi)關(guān)7.2.2　反熔絲開(kāi)關(guān)7.2.3　浮柵編程技術(shù)7.3　PAL與GAL器件的電路結(jié)構(gòu)7.3.1　PLD的電路表示方法7.3.2　PLD的基本電路結(jié)構(gòu)7.3.3　PAL器件的電路結(jié)構(gòu)7.3.4　通用陣列邏輯GAL7.4　ispLSI系列CPLD7.4.1　概述7.4.2　ispLSI11000系列CPLD的結(jié)構(gòu)特點(diǎn)7.4.3　ispLSI CPLD的測(cè)試和編程特性7.4.4 ispLSI 2000系列CPCD的結(jié)構(gòu)7.4.5　ispLSI 3000系列CPLD7.4.6　ispLSI 5000v系列CPLD的結(jié)構(gòu)和工作原理7.4.7　ispLSI 8000／v系列CPLD的結(jié)構(gòu)和工作原理7.5　現(xiàn)場(chǎng)可編程門陣列7.5.1　概述7.5.2　xC4000系列FPGA的結(jié)構(gòu)和工作原理7.5.3　Spartan系列FPGA7.6　基于HDPLD的系統(tǒng)設(shè)計(jì)實(shí)現(xiàn)7.6.1　設(shè)計(jì)實(shí)現(xiàn)概述7.6.2　器件的選擇7.6.3　HDPLD的設(shè)計(jì)流程習(xí)題第8章　可編程系統(tǒng)芯片8.1　可編程系統(tǒng)芯片概述8.2　Virtex-II系列FPGA的結(jié)構(gòu)和性能8.2.1　概述8.2.2 virtex-II系列FPGA的總體結(jié)構(gòu)8.2.3　Virrtex-II系列FPGA的可構(gòu)造邏輯模塊8.2.4　18Khit可選RAM模塊8.2.5　嵌入式乘法器8.2.6　全局時(shí)鐘多路緩沖器8.2.7　數(shù)字時(shí)鐘管理器8.2.8　輸入輸出模塊8.2.9　有源互連技術(shù)8.3　嵌入式RISC處理器軟核MicroBlaze8.3.1　嵌入式處理器軟核MicroBlaze概況8.3.2　嵌入式處理器軟核MicrcoBlaze的結(jié)構(gòu)8.3.3　嵌入式處理器軟核MicrcoBlaze的接口信號(hào)8.4　Virtex-II Pro系列可編程片上系統(tǒng)芯片8.4.1　Virtex-II Pro系列SOPC概況8.4.2　嵌入式PowerPc405處理器核8.4.3　極速雙向串行傳送器習(xí)題第9章　專用集成電路設(shè)計(jì)9.1　引言9.2　門陣列和門海陣列設(shè)計(jì)9.2.1　門陣列設(shè)計(jì)9.2.2　門海陣列9.2.3　門陣列和門海陣列的設(shè)計(jì)流程9.3　標(biāo)準(zhǔn)單元設(shè)計(jì)9.4　設(shè)計(jì)檢驗(yàn)9.4.1　設(shè)計(jì)規(guī)則檢查9.4.2　電學(xué)規(guī)則檢查9.4.3　版圖與電路圖一致性檢查9.5后仿真習(xí)題第10章　可測(cè)試性結(jié)構(gòu)設(shè)計(jì)10.1　大規(guī)模集成電路可測(cè)試設(shè)計(jì)的意義10.2　可測(cè)試性基礎(chǔ)1O.2.1　故障模型10.2.2　可測(cè)試性分析1O.2.3　測(cè)試矢量生成10.2.4　故障模擬10.3　集成電路的可測(cè)試性結(jié)構(gòu)設(shè)計(jì)10.3.1　專門測(cè)試設(shè)計(jì)10.3.2　掃描測(cè)試設(shè)計(jì)10.3.3　內(nèi)建自測(cè)試技術(shù)10.3.4　系統(tǒng)級(jí)測(cè)試技術(shù)——邊界掃描測(cè)試技術(shù)習(xí)題附錄附錄A VHDL標(biāo)準(zhǔn)包集合文件附錄B IP核—覽表參考文獻(xiàn)

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