超大規(guī)模集成電路

內(nèi)容概要

本書系統(tǒng)介紹了超大規(guī)模集成電路專用芯片系統(tǒng)設計原理。主要內(nèi)容包括：第一章至第四章為VLSI基礎，涉及器件原理、工藝過程、電路抽象、版圖設計等內(nèi)容；第五章至第七章涉及微系統(tǒng)設計，包括IP與SOC、測試與可測試性設計、微處理器設計等內(nèi)容。    本書主要是為計算機專業(yè)高年級本科生或研究生編寫的，也可作為其他電子類專業(yè)本科生或研究生的教材，還可供電子行業(yè)的設計師、工程技術人員參考。

書籍目錄

第一章 MOS晶體管原理  l.1 MOS晶體管概述    1.1.1 金屬氧化半導體（MOS）的結構    1.1.2 外部偏置下的MOS系統(tǒng)    l.1.3 MOS晶體管（MOSFET）的結構和工作原理  l.2 MOS晶體管計算模型    1.2.1 MOSFET電流－電壓特性    l.2.2 MOS晶體管電容  l.3 MOS反相器的直流特性分析    l.3.l 簡介    1.3.2 電阻負載反相器    1.3.3 型 MOS晶體管負載反相器    l.3.4 CMOS反相器第二章 加工工藝概述  2.1 CMOS加工工藝    2.l.1 硅片    2.l.2 光刻工藝和阱區(qū)確定    2.1.3 擴散法和離子注入法    2.1.4 化學氣相沉積和作用區(qū)的確定    2.l.5 場區(qū)注入和場區(qū)氧化    2.1.6 場區(qū)氧化層的生長    2.1.7 柵氧化和閾值電壓調(diào)整    2.1.8 多晶硅柵的形成    2.1.9 注入結、淀積SuO2與打開接觸孔    2.1.10 退火、淀積金屬模型以及淀積覆蓋玻璃    2.l.11 可以替換的工藝步驟  2.2 雙極工藝  2.3 CMOS 版圖與設計規(guī)則  2.4 高級CMOS工藝第三章 電路抽象及性能估計  3.1 MOS反相器的動態(tài)特性和互連效應    3.1.I 簡介    3.1.2 MOS器件的電阻估計    3.1.3 MOS器件的電容估計    3.l.4 延遲時間定義    3.1.5 延遲時間的計算    3.1.6 有延時約束的反相器設計    3.1.7 互連寄生效應的估算    3.l.8 互連線延時的計算    3.1.9 CMOS反相器的動態(tài)功耗  3.2 CMOS組合電路的設計及其性能    3.2.1 介紹    3.2.2 靜態(tài)CMOS的設計    3.2.3 動態(tài)CMOS的設計  3.3 功耗問題    3.3.l 電源和功耗    3.3.2 邏輯門的翻轉(zhuǎn)頻率    3.3.3 靜態(tài)CMOS電路中的毛刺    3.3.4 靜態(tài)CMOS電路中的短路電流    3.3.5 低功耗CMOS設計  3.4 何選擇邏輯類型  3.5 總結第四章 CMOS電路和邏輯設計  4.l 引言  4.2 CMOS邏輯門設計    4.2.1 扇入和扇出    4.2.2 典型的CMOS與非門和或非門延時    4.2.3 MOS管尺寸的確定    4.2.4 小結  4.3 簡單邏輯門的基本物理版圖設計    4.3.1 反相器    4.3.2 與非門和或非門    4.3.3 綜合的邏輯門版圖設計    4.3.4 CMOS標準單元的設計    4.3.5 門陣列版圖設計    4.3.6 CMOS單元陣列的門陣列版圖設計    4.3.7 邏輯門版圖設計的一般原則    4.3.8 版圖的性能優(yōu)化    4.3.9 傳輸門版圖的設計考慮    4.3.10 2輸入多路復用器  4.4 CMOS邏輯結構    4.4.1 CMOS互補邏輯    4.4.2 雙CMOS邏輯    4.4.3 偽NMOS邏輯    4.4.4 動態(tài)CMOS邏輯    4.4.5 鐘控CMOS邏輯（C2MOS）    4.4.6 傳輸管邏輯    4.4.7 CMOS多米諾邏輯    4.4.8 改進的多米諾邏輯（拉鏈CMOS）    4.4.9 級聯(lián)電壓開關邏輯（CVSL）    4.4.10 SFPL邏輯    4.4.11 小結  4.5 時種方案的抉擇    4.5.l 鐘控系統(tǒng)    4.5.2 鎖存器和寄存器    4.5.3 系統(tǒng)時間    4.5.4 建立和保持時間    4.5.5 單向存儲器結構    4.5.6 鎖相環(huán)時鐘技術    4.5.7 亞穩(wěn)態(tài)和同步失效    4.5.8 單向邏輯結構    4.5.9 兩相時鐘    4.5.10 兩相存儲器結構    4.5.11 兩相邏輯結構    4.5.12 四相時鐘    4.5.13 四相存儲器結構    4.5.14 四相邏輯結構    4.5.15 推薦的時鐘方法    4.5.16 時鐘分布  4.6 輸入／輸出（I／O）結構    4.6.l 總體的安排    4.6.2 VDD和VSS壓焊塊    4.6.3 輸出壓焊塊    4.6.4 輸入壓焊決    4.6.5 三態(tài)壓焊塊和雙向壓焊塊    4.6.6 其他壓焊塊    4.6.7 射極耦合邏輯（ECL）和低電壓擺幅壓焊塊  4.7 低功耗設計第五章 SOC設計方法學  5.1 ASIC設計方法介紹及發(fā)展趨勢  5.2 SOC設計過程概述    5.2.l 模塊的設計    5.2.2 VC的交接    5.2.3 芯片集成    5.2.4 軟件開發(fā)  5.3 集成環(huán)境和SOC設計    5.3.l 應用環(huán)境庫    5.3.2 硬件內(nèi)核的實現(xiàn)  5.4 功能結構綜合設計    5.4.l 功能結構綜合設計概述    5.4.2 設計方法比較    5.4.3 新設計方法的應用  5.5 總線結構的設計    5.5.1 系統(tǒng)芯片總線結構概述    5.5.2 設計數(shù)據(jù)通信網(wǎng)絡    5.5.3 以應用庫環(huán)境為基礎的設計方法    5.5.4 總線結構的驗證  5.6 SOC中的軟件設計    5.6.l 嵌入式軟件發(fā)展的現(xiàn)狀    5.6.2 嵌入式軟件開發(fā)的問題    5.6.3 軟硬件綜合設計    5.6.4 改進嵌入式軟件的開發(fā)方法    5.6.5 小結第六章 測試與可測性設計  6.l 概述  6.2 故障模型和測試矢量生成    6.2.l 故障類型    6.2.2 故障模型    6.2.3 測試矢量生成  6.3 可測試性設計技術    6.3.1 Ad Hoc設計技術    6.3.2 掃描技術    6.3.3 內(nèi)建自測試技術    6.3.4 IDDQ測試  6.4 系統(tǒng)芯片的測試與可測性設計    6.4.l 系統(tǒng)芯片測試的一般模型    6.4.2 虛擬插座接口    6.4.3 嵌入內(nèi)核的內(nèi)部測試    6.4.4 嵌入內(nèi)核的外部訪問機制  6.5 測試策略和技術第七章 微處理器IP核的設計  7.l 微處理器核的基本組成    7.1.l 指令系統(tǒng)概述    7.1.2 指令和數(shù)據(jù)的尋址方式  7.2 數(shù)據(jù)通路的設計    7.2.l 建立局部數(shù)據(jù)通路    7.2.2 實現(xiàn)簡單的數(shù)據(jù)通路    7.2.3 建立多拍數(shù)據(jù)通路    7.2.4 選擇總線結構  7.3 控制通路的設計  7.4 流水線的設計    7.4.l 流水線的基本概念    7.4.2 流水線設計考慮  7.5 外國功能單元的設計    7.5.1 8155 IP的組成結構    7.5.2 8l55 IP各關鍵模塊的設計參考文獻

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