Verilog FPGA芯片設(shè)計(jì)

內(nèi)容概要

除講述基本的設(shè)計(jì)技巧外，還深入介紹了多模塊整合設(shè)計(jì)技術(shù)，適合各層次設(shè)計(jì)者參考使用。內(nèi)容包括：數(shù)字邏輯設(shè)計(jì)與Verilog發(fā)展歷史，Veril og設(shè)計(jì)風(fēng)格與概念，Verilog設(shè)計(jì)結(jié)構(gòu)，門(mén)級(jí)描述，數(shù)據(jù)流建模，行為描述，函數(shù)及任務(wù)，UDP邏輯電路與狀態(tài)機(jī)，Verilog程序設(shè)計(jì)技巧，電路延時(shí)時(shí)序的設(shè)定及實(shí)用專(zhuān)題設(shè)計(jì)范例等。    本書(shū)適于大專(zhuān)院校電子類(lèi)及計(jì)算機(jī)工程類(lèi)本科及研究生，以及相關(guān)領(lǐng)域的工程設(shè)計(jì)人員使用。

書(shū)籍目錄

第1章 數(shù)字邏輯設(shè)計(jì)與Verilog的發(fā)展過(guò)程  1.1 計(jì)算機(jī)輔助設(shè)計(jì)與集成電路產(chǎn)業(yè)  1.2 硬件描述語(yǔ)言  1.3 集成電路芯片設(shè)計(jì)流程第2章 Verilog設(shè)計(jì)風(fēng)格與概念  2.1 設(shè)計(jì)風(fēng)格  2.2 基本概念  參考文獻(xiàn)第3章 Verjlog設(shè)計(jì)結(jié)構(gòu)  3.1 設(shè)計(jì)方法  3.2 模塊  3.3 端口  3.4 模塊實(shí)例的引用  3.5 數(shù)據(jù)類(lèi)型  參考文獻(xiàn)第4章 門(mén)級(jí)描述  4.1 and，or，nand，nor，xor及xnor門(mén)  4.2 buf及not門(mén)  4.3 實(shí)例說(shuō)明  4.4多路輸入選擇器實(shí)例  習(xí)題  參考文獻(xiàn)第5章 數(shù)據(jù)流建模  5.1 連續(xù)賦值  5.2 表達(dá)式  5.3 應(yīng)用實(shí)例  習(xí)題  參考文獻(xiàn)第6章 行為描述  6.1 過(guò)程性結(jié)構(gòu)  6.2 過(guò)程性賦值  6.3 begin...end塊語(yǔ)句  6.4 if語(yǔ)句  6.5 case語(yǔ)句  6.6 casez語(yǔ)句  6.7 casex語(yǔ)句  6.8 循環(huán)  6.9 begin...end區(qū)塊語(yǔ)句    6.10 fork...join區(qū)塊語(yǔ)句  6.11 wait語(yǔ)句  6.12 實(shí)用范例  習(xí)題  參考文獻(xiàn)第7章 函數(shù)及任務(wù)  7.1 函數(shù)  7.2 任務(wù)  7.3 函數(shù)調(diào)用函數(shù)  7.4 任務(wù)調(diào)用函數(shù)及任務(wù)  7.5 系統(tǒng)函數(shù)與任務(wù)  習(xí)題  參考文獻(xiàn)第8章 用戶(hù)定義的原語(yǔ)邏輯電路與狀態(tài)機(jī)  8.1 UDP的設(shè)計(jì)方法  8.2 用UDP描述組合邏輯電路  8.3 用UDP描述時(shí)序邏輯電路  8.4 狀態(tài)機(jī)  習(xí)題  參考文獻(xiàn)第9章 Verilog程序設(shè)計(jì)技巧第10章 電路延遲時(shí)序的設(shè)定第11章 實(shí)用專(zhuān)題設(shè)計(jì)范例

編輯推薦

　　作者將IC設(shè)計(jì)實(shí)踐經(jīng)驗(yàn)深入于范例探討，且每一個(gè)范例均經(jīng)過(guò)模擬驗(yàn)證?！禫erilog FPGA 芯片設(shè)計(jì)（附光盤(pán)）》除講述基本的設(shè)計(jì)技巧外，還深入介紹了多模塊整合設(shè)計(jì)技術(shù)，適合各層次設(shè)計(jì)者參考使用。希望這《Verilog FPGA 芯片設(shè)計(jì)（附光盤(pán)）》能帶領(lǐng)讀者進(jìn)入以Verilog語(yǔ)言為主的各種相關(guān)設(shè)計(jì)領(lǐng)域中，讓讀者熟悉Verilog語(yǔ)言的全貌。

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