Verilog-HDL工程實踐入門

內(nèi)容概要

　　本書從實踐的角度出發(fā)，全面介紹了硬件描述語言Verilog-HDL。通過與具體電路實驗的結(jié)合，使讀者能夠輕松地掌握Verilog-HDL的語法、結(jié)構(gòu)、功能及其簡單應(yīng)用。此外，本書還附帶一張?zhí)厣獗P：網(wǎng)頁形式、學(xué)習(xí)方便；視頻效果、直觀生動；文檔齊全、設(shè)計快捷；源碼驗證、保你成功！　　　　本書共有9章。第1章～第5章，通過應(yīng)用Verilog-HDL描述的各種邏輯電路實例，詳細講解該語言的語法結(jié)構(gòu)和仿真實現(xiàn)。第6章講述基于Verilog-HDL的硬件電路的實現(xiàn)。第7章介紹硬件開發(fā)應(yīng)具備的條件。第8章說明全書所應(yīng)用到的所有硬件基本單元的設(shè)計。第9章通過列舉8個簡單的應(yīng)用實例，詳細講解數(shù)字電路系統(tǒng)設(shè)計的全過程。書中給出的全部仿真結(jié)果和硬件實現(xiàn)均經(jīng)過驗證?！　”緯綆Ч獗P1張，包含全書所有的Verilog-HDL實例文件、電路圖的Protel文件以及部分實例的視頻演示。為了使讀者能夠更好地理解和掌握全書內(nèi)容，光盤中的文件采用多媒體技術(shù)，以網(wǎng)絡(luò)版的風(fēng)格，用視頻和音頻的表現(xiàn)技法，圖像和動畫的表現(xiàn)方式突出了全書的精華。本書很適合初學(xué)者和工程技術(shù)人員作為入門、工具書和參考資料。

作者簡介

　　常曉明，工學(xué)博士，教授，博士生導(dǎo)師，現(xiàn)在太原理工大學(xué)計算機與軟件學(xué)院執(zhí)教，同時任該校教務(wù)處處長。1985-1989年，1996-2000年兩次赴日本信州大學(xué)留學(xué)長達8年，分別獲得工學(xué)碩士和工學(xué)博士學(xué)位。主要從事的研究領(lǐng)域：計算機監(jiān)控系統(tǒng)，檢測技術(shù)與自動化裝置。1986-2004年先后完成了20余項科研課題及工程項目，目前還承擔(dān)山西省自然科學(xué)基金和回國留學(xué)人員基金等多項課題。在國內(nèi)外各種學(xué)術(shù)期刊和會議上共發(fā)表論文40余篇，并有出版的學(xué)術(shù)專著和專利。常曉明教授為山西省自然科學(xué)基金項目評委、山西省電子應(yīng)用專家委員會委員、日本博士國際協(xié)同研究所（DIC）主任研究員、日本信州大學(xué)工學(xué)部國際研究者、日本信州大學(xué)協(xié)若研究室研究員，還兼任省自然科學(xué)基金項目評委，《今日電子》雜志編委、第四屆中國煤炭教育協(xié)會高等教育分會委員、《中國大學(xué)教學(xué)》雜志特約審稿人等多項社會職務(wù)。

書籍目錄

第1章　硬件描述語言1.1　什么是硬件描述語言HDL1.2　基本邏輯電路的Verilog-HDL描述1.2.1　“與”門邏輯電路的描述1.2.2　“與非”門邏輯電路的描述1.2.3　“非”門邏輯電路的描述1.2.4　“或”門邏輯電路的描述一1.2.5　“或非”門邏輯電路的描述1.2.6　緩沖器邏輯電路的描述1.3　邏輯仿真1.3.1　頂層模塊的編寫1.3.2　寄存器類型定義1.3.3　線網(wǎng)類型定義1.3.4　底層模塊的調(diào)用1.3.5　輸入端口波形的描述1.3.6　二“與”門邏輯電路的邏輯仿真結(jié)果第2章　仿真器的獲取、安裝及運行2.1　通過網(wǎng)站獲取和安裝ISE WebPACK ModelSim XE仿真器2.2　一個最簡單的仿真實例第3章　組合邏輯電路3.1　數(shù)據(jù)選擇器3.1.1　2-1數(shù)據(jù)選擇器3.1.2　2-1數(shù)據(jù)選擇器的Verilog-HDL描述3.1.3　4-1數(shù)據(jù)選擇器3.1.4　4-1數(shù)據(jù)選擇器的Verilog-HDL描述3.1.5　條件操作符的使用方法3.1.6　數(shù)據(jù)選擇器的行為描述方式3.1.7　Case語句的使用方法3.1.8　Lelse語句的使用方法3.1.9　function函數(shù)的使用方法3.1.10　用于仿真的頂層模塊3.1.11　數(shù)據(jù)選擇器的邏輯仿真結(jié)果3.2　數(shù)據(jù)比較器3.2.1　最簡單的數(shù)據(jù)判斷方法3.2.2　2位數(shù)據(jù)比較器3.2.3　2位數(shù)據(jù)比較器的Verilog-HDL描述3.2.4　2位數(shù)據(jù)比較器的邏輯仿真結(jié)果3.2.5　數(shù)據(jù)比較器的數(shù)據(jù)寬度擴展3.2.6　4位數(shù)據(jù)比較器的Verilog—HDL描述3.2.7　4位數(shù)據(jù)比較器的邏輯仿真結(jié)果3.3　編碼器3.3.1　2位二進制編碼器3.3.2　2位二進制編碼器的Verilog-HDL描述3.3.3　2位二進制編碼器的邏輯仿真結(jié)果3.4　譯碼器3.4.1　BCD碼譯碼器3.4.2　非完全描述的邏輯函數(shù)和邏輯表達式的簡化3.4.3　BCD碼譯碼器的Verilog-HDL描述3.4.4　BCD碼譯碼器的邏輯仿真結(jié)果第4章　觸發(fā)器……第5章　時序邏輯電路……第6章　基于Verilog-HDL的硬件電路的實現(xiàn)……第7章　硬件開發(fā)應(yīng)具備的條件……第8章　硬件基本單元的設(shè)計……第9章　應(yīng)用系統(tǒng)的設(shè)計與實現(xiàn)……附錄　光盤內(nèi)容簡介及使用說明參考文獻

圖書封面

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