Altera可編程邏輯器件的應(yīng)用與設(shè)計(jì)

內(nèi)容概要

目前，可編程邏輯器件廣泛應(yīng)用于計(jì)算機(jī)、數(shù)字電路設(shè)計(jì)、通信系統(tǒng)、工業(yè)自動(dòng)控制、儀器儀表和集成電路設(shè)計(jì)等領(lǐng)域，因此掌握可編程邏輯器件的應(yīng)用與設(shè)計(jì)是十分重要的。    本書從實(shí)際應(yīng)用的角度出發(fā)，系統(tǒng)的介紹了Altera公司的CPLD和FPGA產(chǎn)品。其中，對CPLD著重介紹了MAX II系列產(chǎn)品，對FPGA著重介紹了CYCLONE II和Stratix II系列產(chǎn)品。本書最后給出了DMA控制器和多路ADC采集系統(tǒng)兩個(gè)大型實(shí)例，以使讀者了解FPGA的具體開發(fā)流程，提高自己的實(shí)際開發(fā)技能。    本書既可以作為廣大電路設(shè)計(jì)工程師、硬件設(shè)計(jì)工程師、系統(tǒng)驗(yàn)證工程師和FPGA設(shè)計(jì)工程師等人員的參考書或者培訓(xùn)教材，同時(shí)也了作為高等院校相關(guān)專業(yè)本科生和研究生的參考書。

書籍目錄

叢書序前言第1章 可編程邏輯器件概述　1.1 可編程陣列邏輯　1.2 通用陣列邏輯　1.3 CPID和FPGA第2章 MAXⅡ系列CPLD　2.1 概述　2.2 MAXⅡ系列CPLD的結(jié)構(gòu)　　2.2.1 邏輯陣列與邏輯單元　　2.2.2 MAXⅡ系列CPLD中的連接通路　　2.2.3 全局時(shí)鐘網(wǎng)絡(luò)　　2.2.4 FLASH中的用戶使用區(qū)　　2.2.5 輸入／輸出單元第3章 CYCLONEⅡ系列FPGA　3.1 概述　3.2 CYCLONEⅡ系列FPGA的結(jié)構(gòu)　　3.2.1 邏輯單元與邏輯陣列　　3.2.2 內(nèi)部連接通路　　3.2.3 時(shí)鐘資源　　3.2.4 內(nèi)部存儲器　　3.2.5 嵌入乘法器　　3.2.6 輸入／輸出引腳　3.3 FPGA芯片的配置　　3.3.1 主動(dòng)串行模式　　3.3.2 被動(dòng)串行模式　　3.3.3 JTAG模式第4章 AtratixⅡ系列FPGA　4.1 概述　4.2 StratixⅡ系列FPGA的結(jié)構(gòu)　　4.2.1 自適應(yīng)邏輯模塊和邏輯陣列　　4.2.2 內(nèi)部連接通路　　4.2.3 時(shí)鐘控制　　4.2.4 片內(nèi)存儲器　　4.2.5 數(shù)字信號處理模塊　　4.2.6 輸入／輸出引腳　4.3 FPGA芯片的配置　　4.3.1 快速被動(dòng)并行模式　　4.3.2 主動(dòng)串行模式　　4.3.3 被動(dòng)串行模式　　4.3.4 被動(dòng)并行異步模式　　4.3.5 JTAG模式第5章 使用FPGA的內(nèi)部資源　5.1 鎖相環(huán)　5.2 RAM　　5.2.1 單口RAM　　5.2.2 雙口RAM　　5.2.3 先入先出存儲器第6章 DMA控制器　6.1 設(shè)計(jì)基礎(chǔ)知識　　6.1.1 DMA控制器的概念　　6.1.2 WISHBONE總線　　6.1.3 DMA控制器的功能和結(jié)構(gòu)　6.2 DMA控制器的具體設(shè)計(jì)　　6.2.1 FIFO模型的設(shè)計(jì)　　6.2.2 DMA控制器的可綜合代碼設(shè)計(jì)　　6.2.3 簡單測試代碼的設(shè)計(jì)　6.3 DMA控制器的實(shí)現(xiàn)第7章 多路ADC采集系統(tǒng)　7.1 PLL單元　7.2 ADC控制邏輯　　7.2.1 RAM地址控制邏輯　　7.2.2 掃描范圍控制　　7.2.3 ADc采樣時(shí)鐘控制　　7.2.4 ADC采樣過程控制　　7.2.5 RAM的讀寫控制　7.3 雙口RAM　7.4 FIFO控制單元　　7.4.1 數(shù)據(jù)格式轉(zhuǎn)換　　7.4.2 FIFO計(jì)數(shù)邏輯參考文獻(xiàn)

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