FPGA設(shè)計(jì)及應(yīng)用

內(nèi)容概要

　　《FPGA設(shè)計(jì)及應(yīng)用（第3版）》系統(tǒng)介紹了有關(guān)可編程邏輯器件的基本知識(shí)以及相關(guān)軟件的使用方法，講述了FPGA電路設(shè)計(jì)的方法和技巧，并給出了設(shè)計(jì)實(shí)例。本書內(nèi)容包括：FPGA設(shè)計(jì)概述、Altera可編程邏輯器件、VHDL硬件描述語(yǔ)言、ouanUsIIlo.o軟件集成環(huán)境、Quartus
II中的元器件庫(kù)、Altera器件編程與配置、FPGA設(shè)計(jì)中的基本問(wèn)題和FPGA電路設(shè)計(jì)實(shí)例。
　　本書內(nèi)容全面、取材新穎、敘述清楚，理論聯(lián)系實(shí)際，突出實(shí)用特色，并使用大量圖表和實(shí)例說(shuō)明問(wèn)題，便于讀者理解和掌握。
　　本書既可用作高等工科院校電子與通信類各專業(yè)高年級(jí)本科生和研究生相關(guān)課程的教材和參考書，又可作為廣大電子設(shè)計(jì)人員的設(shè)計(jì)參考書或使用手冊(cè)。

書籍目錄

第1章 緒論
1.1 EDA發(fā)展歷程
1.2 可編程邏輯器件的基本結(jié)構(gòu)
1.2.1 ASIC的分類
1.2.2 SPLD基本結(jié)構(gòu)
1.2.3 CPLD基本結(jié)構(gòu)
1.2.4 FPGA基本結(jié)構(gòu)
1.2.5 FPGA與CPLD的比較
1.2.6 PLD廠商介紹
1.3可編程邏輯器件的設(shè)計(jì)
1.3.1 設(shè)計(jì)方法
1.3.2 設(shè)計(jì)流程
1.3.3 基于IP的設(shè)計(jì)
第2章 Altera可編程邏輯器件
2.1 概述
2.2 FPGA
2.2.1 高端FPGA器件StratixⅣ
2.2.2 高端FPGA器件StratixⅤ
2.2.3 低成本FPGA器件CycloneⅢ
2.2.4 低成本FPGA器件CycloneⅣ
2.2.5 中端FPGA器件ArriaⅡ
2.3 CPLD
2.3.1 MAX3000A器件
2.3.2 MAXII器件
2.4 結(jié)構(gòu)化ASIC
2.4.1 簡(jiǎn)述
2.4.2 HardCopy系統(tǒng)開發(fā)流程
2.4.3 HardCopyV器件
2.5 成熟器件
第3章 硬件描述語(yǔ)言
3.1 硬件描述語(yǔ)言概述
3.2 VHDL程序的基本結(jié)構(gòu)
3.2.1 實(shí)體說(shuō)明
3.2.2 結(jié)構(gòu)體
3.2.3 配置
3.2.4 庫(kù)
3.2.5 程序包
3.3 VHDL的描述方法
3.3.1 標(biāo)識(shí)符
3.3.2 詞法單元
3.3.3 數(shù)據(jù)對(duì)象
3.3.4 數(shù)據(jù)類型
3.3.5 操作運(yùn)算符
3.4 VHDL的常用語(yǔ)句
3.4.1 并行語(yǔ)句
3.4.2 順序語(yǔ)句
第4章 QuartusⅡ集成環(huán)境
4.1 概述
4.2 QuartusⅡ的安裝
4.3 QuarrusⅡ10.0圖形用戶界面
4.4 設(shè)計(jì)輸入
4.4.1 創(chuàng)建一個(gè)新的工程
4.4.2 頂層實(shí)體文件的建立
4.4.3 子模塊文件的建立
4.5 編譯設(shè)計(jì)
4.5.1 編譯設(shè)置
4.5.2 執(zhí)行完整的編譯
4.5.3 引腳分配
4.5.4 查看適配結(jié)果
4.6 時(shí)序分析
4.6.1 傳統(tǒng)時(shí)序分析器
4.6.2 打開TimeQuest時(shí)序分析器
4.6.3 創(chuàng)建時(shí)序網(wǎng)表
4.6.4 建立時(shí)鐘約束及報(bào)告
4.6.5 110約束及報(bào)告
4.6.6 查看詳細(xì)的時(shí)序報(bào)告
4.6.7 時(shí)序驅(qū)動(dòng)的編譯
4.7 仿真
4.7.1 QuartusⅡ仿真器
4.7.2 Modelsim-Altera仿真
4.8 SignaITapⅡ邏輯分析儀
4.8.1 簡(jiǎn)介
4.8.2 SignaITapⅡ邏輯分析儀的調(diào)試
4.9 QuatusⅡ基于模塊化的設(shè)計(jì)流程
4.9.1 漸進(jìn)式編譯
4.9.2 基于LogicLock的設(shè)計(jì)方法
4.9.3 創(chuàng)建LogicLock區(qū)域
4.9.4 自上而下漸進(jìn)式編譯流程
4.9.5 自下而上的LogicLock流程
4.9.6 在EDA工具集中使用LogicLock
4.9.7 使用漸進(jìn)式編譯實(shí)現(xiàn)時(shí)序逼近
4.10 QuanusⅡ軟件其它工具
4.10.1 信號(hào)探針Signalnobe
4.10.2 功耗分析PowerPlayPowerAnalyzer
4.10.3 存儲(chǔ)器內(nèi)容編輯In-System MemoryContentEditor
4.10.4 外部邏輯分析儀接口工具
第5章 QuartusⅡ中的元器件庫(kù)
5.1 Megafunction庫(kù)
5.1.1 算術(shù)運(yùn)算宏模塊庫(kù)
5.1.2 邏輯門宏模塊庫(kù)
5.1.3 I/O宏模塊庫(kù)
5.1.4 存儲(chǔ)宏模塊庫(kù)
5.2 Maxplus2庫(kù)
5.2.1 時(shí)序電路模塊
5.2.2 運(yùn)算電路模塊
5.3 Primitives庫(kù)
5.3.1 存儲(chǔ)單元庫(kù)
5.3.2 邏輯門庫(kù)
5.3.3 緩沖器庫(kù)
5.3.4 引腳庫(kù)
5.3.5 其它模塊
第6章 Altera器件編程與配置
6.1 PLD器件測(cè)試電路板
6.2 PLD器件的配置方式
6.3 下載電纜
6.3.1 ByteBlasterⅡ并口下載電纜
6.3.2 ByteBlasterMV并口下載電纜
6.3.3 MasterBlaster串行/USB通信電纜
6.3.4 USB-Blaster下載電纜
6.3.5 EthemetBlaster通信電纜
6.3.6 EthemetBlasterII通信電纜
6.4 配置器件
6.5 PS模式
6.5.1 電纜下載
6.5.2 利用MAXII器件或微處理器作為外部主機(jī)配置
6.6 JTAG模式
6.6.1 Stratix器件配置
6.6.2 Arria器件配置
6.6.3 Cyclone器件配置
6.7 AS模式
6.7.1 串行配置器件的在系統(tǒng)編程
6.7.2 配置芯片下載
6.8 QuartusⅡ編程器的使用方法
第7章 FPGA設(shè)計(jì)中的基本問(wèn)題
7.1 數(shù)的表示方法
7.1.1 無(wú)符號(hào)整數(shù)
7.1.2 二進(jìn)制補(bǔ)碼
7.1.3 無(wú)符號(hào)小數(shù)
7.1.4 帶符號(hào)小數(shù)的二進(jìn)制補(bǔ)碼
7.1.5 格雷碼
7.1.6 帶符號(hào)整數(shù)
7.1.7 偏移二進(jìn)制補(bǔ)碼
7.1.8 浮點(diǎn)數(shù)和塊浮點(diǎn)數(shù)
7.1.9 數(shù)的定標(biāo)問(wèn)題
7.2 有限字長(zhǎng)的影響
7.3 時(shí)鐘問(wèn)題
7.3.1 全局時(shí)鐘
7.3.2 門控時(shí)鐘
7.3.3 多級(jí)邏輯時(shí)鐘
7.3.4 行波時(shí)鐘
7.3.5 多時(shí)鐘系統(tǒng)
7.3.6 時(shí)鐘網(wǎng)絡(luò)問(wèn)題
7.4 時(shí)序參數(shù)
7.5 冒險(xiǎn)現(xiàn)象
7.6 清零和置位信號(hào)
7.7 信號(hào)的延時(shí)
7.8 信號(hào)的歪斜
7.9 流水線操作
7.10 電路結(jié)構(gòu)與速度之間的關(guān)系
7.11 器件結(jié)構(gòu)與處理算法的匹配
7.12 器件加密
7.13 設(shè)計(jì)文檔
第8章 FPGA電路設(shè)計(jì)實(shí)例
附錄A 文件的后綴
附錄B 相關(guān)網(wǎng)址檢索
參考文獻(xiàn)

章節(jié)摘錄

版權(quán)頁(yè)：   插圖：    3）增強(qiáng)的系統(tǒng)集成度 高存儲(chǔ)器和乘數(shù)器與邏輯的比率。 高I／O數(shù)量、低密度和中密度器件滿足用戶I／O高需求的應(yīng)用：可調(diào)整的I／O回轉(zhuǎn)率以提高信號(hào)完整性；支持各種I／O標(biāo)準(zhǔn)如INTTL、LVCMOS、SSTL、HSTL、PCI、PCI—X、LVPECL、VDS、總線LVDS（BINDS）、LVDS、微型LVDS、RSDS和PPDS；支持多值片上終端（OCT）校準(zhǔn)功能消除處理、電壓和溫度（PVT）變化。 每個(gè)器件有四個(gè)鎖相環(huán)（PLL）為器件時(shí)鐘管理、外部系統(tǒng)時(shí)鐘管理和I／O接口提供強(qiáng)大的時(shí)鐘管理和合成能力：每個(gè)鎖相環(huán)有五個(gè)輸出；通過(guò)級(jí)聯(lián)節(jié)省I／O口，容易的PCB布線，并能降低抖動(dòng)；通過(guò)動(dòng)態(tài)可重構(gòu)改變相移、頻率乘法或除法，或兩者兼而有之，并在系統(tǒng)中輸入頻率時(shí)無(wú)需重新配置器件。 無(wú)需外部控制器就可進(jìn)行遠(yuǎn)程系統(tǒng)升級(jí)。 專用循環(huán)冗余碼校驗(yàn)電路檢測(cè)單事件翻轉(zhuǎn)（SEU）問(wèn)題。 Cyclone Ⅲ器件系列的Nios Ⅱ嵌入式處理器，提供低成本、適合用戶的嵌入式解決方案。 能夠從 Altera和Altera項(xiàng)目合作（AMPP）伙伴那里廣泛收集預(yù)先建立和驗(yàn)證的IP內(nèi)核。 支持高速外部存儲(chǔ)器接口，如DDR、DDR2、SDR SDRAM和QDRⅡ SRAM：自動(dòng)校準(zhǔn)PHY功能，簡(jiǎn)化了時(shí)序收斂過(guò)程并通過(guò)PVT消除DDR、DDR2和QDRⅡ SRAM的接口變化。 CycloneⅢ器件系列支持垂直移植。對(duì)于給定的封裝器件密度，允許用戶將所用器件移植到與其具有相同的專用引腳、配置引腳和電源引腳的其它器件中。這使用戶可以隨著設(shè)計(jì)的進(jìn)展優(yōu)化設(shè)備密度和成本。 2.結(jié)構(gòu)特點(diǎn) Cyclone Ⅲ器件系列包括針對(duì)便攜式應(yīng)用優(yōu)化的客戶定義的特征集，它提供了寬范圍密度、存儲(chǔ)器、嵌入式乘法器和I／O選項(xiàng)。Cyclone Ⅲ器件系列支持多種外部存儲(chǔ)器接口和高容量應(yīng)用中常見(jiàn)的I／O協(xié)議。Quaitus Ⅱ軟件的功能和參數(shù)化的IP核使用戶更輕松使用Cyclone Ⅲ器件系列的接口和協(xié)議。 1）邏輯單元和邏輯陣列塊 一個(gè)邏輯陣列模塊由16個(gè)邏輯單元和1個(gè)LAB控制模塊組成。LE是Cyclone III器件系列結(jié)構(gòu)的最小邏輯單位。每個(gè)LE有4個(gè)輸入、1個(gè)四輸入查找表（LUT）、1個(gè)寄存器和輸出邏輯。四輸入LUT是一個(gè)函數(shù)發(fā)生器，能夠?qū)崿F(xiàn)四變量的任何功能。 2）內(nèi)存模塊 Cyclone Ⅲ器件系列的每個(gè)M9K內(nèi)存塊提供9 kb的片上內(nèi)存，在Cyclone Ⅲ器件中存儲(chǔ)器工作頻率高達(dá)315 MHz，在Cyclone Ⅲ LS器件中工作頻率高達(dá)274 MHz。嵌入式存儲(chǔ)器結(jié)構(gòu)由M9K內(nèi)存塊陣列組成，可以配置為RAM、先入先出（FIFO）緩沖器或ROM。Cyclone Ⅲ器件系列內(nèi)存塊已針對(duì)高速數(shù)據(jù)包處理、嵌入式處理器程序和嵌入式數(shù)據(jù)存儲(chǔ)進(jìn)行了優(yōu)化。 Quartus Ⅱ軟件允許充分利用M9K存儲(chǔ)器模塊，可以通過(guò)專用宏功能模塊向?qū)纠蛑苯訌腣HDL或Verilog源代碼中推斷為內(nèi)存。 M9K存儲(chǔ)器模塊支持單端口、簡(jiǎn)單雙端口和真雙端口工作模式。單端口模式和簡(jiǎn)單雙端口模式支持所有端口寬度配置為×1，×2，×4，×8，×9，×16，×18，×32和×36。真雙端口模式支持端口寬度配置為×1，×2，×4，×8，×9，×16和×18。 3）嵌入式乘法器和數(shù)字信號(hào)處理 Cyclone Ⅲ器件支持多達(dá)288個(gè)嵌入式乘法器模塊，Cyclone Ⅳ LS器件支持多達(dá)396個(gè)嵌入式乘法器模塊。每個(gè)模塊支持一個(gè)單獨(dú)的18×18位乘法器或兩個(gè)單獨(dú)的9×9位乘法器。 Quartus Ⅱ軟件包含的宏功能模塊被用來(lái)控制基于用戶參數(shù)設(shè)置的嵌入式乘法器模塊操作模式。乘法器也可以直接從VHDL或Verilog源代碼中推斷出。除了嵌入式乘法器，Cyclone Ⅲ器件系列包括片上資源和外部接口的組合，這樣使它們?cè)谠鰪?qiáng)性能、降低系統(tǒng)成本和降低數(shù)字信號(hào)處理（DSP）系統(tǒng)功耗方面變得更加理想。用戶可以單獨(dú)使用Cyclone Ⅲ器件系列或作為DSP器件的協(xié)處理器提高DSP系統(tǒng)的性價(jià)比。 Cyclone Ⅲ器件系列的DSP系統(tǒng)設(shè)計(jì)支持包括以下特點(diǎn)。 DSP IP核：通用DSP處理功能，如有限沖擊響應(yīng)（FIR）、快速傅立葉變換（FFT）以及數(shù)控振蕩器（NCO）函數(shù)；普通視頻和圖像處理函數(shù)套件。 為最終市場(chǎng)應(yīng)用提供的完整參考設(shè)計(jì)。 在Quartus Ⅱ軟件與MathWorks Simulink和Matlab設(shè)計(jì)環(huán)境之間提供DSP Builder接口工具。 DSP開發(fā)工具套件。 4）時(shí)鐘網(wǎng)絡(luò)和PLL Cyclone Ⅲ器件系列包括20個(gè)全局時(shí)鐘網(wǎng)絡(luò)，可以從專用時(shí)鐘引腳、雙重目的時(shí)鐘引腳、用戶邏輯和鎖相環(huán)PLL上驅(qū)動(dòng)全局時(shí)鐘信號(hào)。Cyclone Ⅲ器件系列包括最高4個(gè)五輸出鎖相環(huán)（PLL），每個(gè)PLL都可以進(jìn)行強(qiáng)大的時(shí)鐘管理和綜合?？梢岳肞LL進(jìn)行器件時(shí)鐘管理、外部系統(tǒng)時(shí)鐘管理和I／O接口管理。 可以動(dòng)態(tài)重新配置Cyclone Ⅲ器件系列的PLL，對(duì)正在工作的器件外部存儲(chǔ)器接口進(jìn)行自動(dòng)校準(zhǔn)。該功能支持多輸入源頻率，并且能滿足相應(yīng)的乘法、除法和相移要求。CycloneⅢ器件系列的鎖相環(huán)可以級(jí)聯(lián)，從一個(gè)單一的外部時(shí)鐘源在輸出引腳上產(chǎn)生多達(dá)10個(gè)內(nèi)部時(shí)鐘和兩個(gè)外部時(shí)鐘。 5） I／O功能 Cyclone Ⅲ器件系列有8個(gè)I／O組。所有I／O組支持單端和差分I／O標(biāo)準(zhǔn)。Cyclone Ⅲ器件系列I／O還支持可編程總線保持、可編程上拉電阻、可編程延遲、可編程驅(qū)動(dòng)強(qiáng)度、為優(yōu)化信號(hào)完整性的可編程擺率控制及熱插拔。Cyclone Ⅲ器件系列可以用每面只有一個(gè)OCT校準(zhǔn)模塊支持片上串行終端（RsOCT））準(zhǔn)或單端I／O標(biāo)準(zhǔn)驅(qū)動(dòng)阻抗匹配（Rs）。

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