Verilog HDL數(shù)字集成電路設(shè)計(jì)原理與應(yīng)用

內(nèi)容概要

　　本書系統(tǒng)地對(duì)Vefilog
HDL語法和程序設(shè)計(jì)進(jìn)行了介紹，明確了數(shù)字可綜合邏輯設(shè)計(jì)和測試仿真程序設(shè)計(jì)在VetilogHDL語言中的不同，通過對(duì)典型的組合邏輯電路、時(shí)序邏輯電路和測試程序的設(shè)計(jì)舉例，較為完整地說明了
VefilogHDL語言在數(shù)字集成電路中的使用方法。 全書共8章，主要內(nèi)容包括硬件描述語言和Venlog HDL概述， Vefilog
HDL的基本語法，Vetilog HDL程序設(shè)計(jì)語句和描述方式，Venlog HDL對(duì)組合邏輯和時(shí)序邏輯的設(shè)計(jì)和舉例，Vedlog
HDL集成電路測試程序和測試方法，較為復(fù)雜的數(shù)字電路和系統(tǒng)的設(shè)計(jì)例，數(shù)字集成電路中 Vefilog
HDL的EDA工具和使用，以及對(duì)Venlog HDL發(fā)展的分析等。
　　本書可作為電子信息類相關(guān)專業(yè)本科生和研究生的教材，也可作為數(shù)字集成電路設(shè)計(jì)工程師的參考書。

書籍目錄

第1章 VerilogHDL數(shù)字集成電路設(shè)計(jì)方法概述
1.1 數(shù)字集成電路的發(fā)展和設(shè)計(jì)方法的演變
1.2 硬件描述語言
1.3 VerilogHDL的發(fā)展和國際標(biāo)準(zhǔn)
1.4 VerilogHDL和VHDL
1.5 VerilogHDL在數(shù)字集成電路設(shè)計(jì)中的優(yōu)點(diǎn)
1.6 功能模塊的可重用性
1.7 IP核和知識(shí)產(chǎn)權(quán)保護(hù)
1.8 VerilogHDL在數(shù)字集成電路設(shè)計(jì)流程中的作用
本章小結(jié)
思考題和習(xí)題
第2章 VerilogHDL基礎(chǔ)知識(shí)
2.1 VerilogHDL的語言要素
2.1.1 空白符
2.1.2 注釋符
2.1.3 標(biāo)識(shí)符和轉(zhuǎn)義標(biāo)識(shí)符
2.1.4 關(guān)鍵字
2.1.5 數(shù)值
2.2 數(shù)據(jù)類型
2.2.1 物理數(shù)據(jù)類型
2.2.2 連線型和寄存器型數(shù)據(jù)類型的聲明
2.2.3 存儲(chǔ)器型
2.2.4 抽象數(shù)據(jù)類型
2.3 運(yùn)算符
2.3.1 算術(shù)運(yùn)算符
2.3.2 關(guān)系運(yùn)算符
2.3.3 相等關(guān)系運(yùn)算符
2.3.4 邏輯運(yùn)算符
2.3.5 按位運(yùn)算符
2.3.6 歸約運(yùn)算符
2.3.7 移位運(yùn)算符
2.3.8 條件運(yùn)算符
2.3.9 連接和復(fù)制運(yùn)算符
2.4 模塊
2.4.1 模塊的基本概念
2.4.2 端口
本章小結(jié)
思考題和習(xí)題
第3章 VerilogHDL程序設(shè)計(jì)語句和描述方式
3.1 數(shù)據(jù)流建模
3.2 行為級(jí)建模
3.2.1 過程語句
3.2.2 語句塊
3.2.3 過程賦值語句
3.2.4 連續(xù)賦值語句
3.2.5 條件分支語句
3.2.6 循環(huán)語句
3.3 結(jié)構(gòu)化建模
3.3.1 模塊級(jí)建模
3.3.2 門級(jí)建模
3.3.3 開關(guān)級(jí)建模
本章小結(jié)
思考題和習(xí)題
第4章 VeriIogHDL數(shù)字邏輯電路設(shè)計(jì)方法
4.1 verilogHDL語言的設(shè)計(jì)思想和可綜合特性
4.2 組合電路的設(shè)計(jì)
4.2.1 數(shù)字加法器
4.2.2 數(shù)據(jù)比較器
4.2.3 數(shù)據(jù)選擇器
4.2.4 數(shù)字編碼器
4.2.5 數(shù)字譯碼器
4.2.6 奇偶校驗(yàn)器
4.3 時(shí)序電路的設(shè)計(jì)
4.3.1 觸發(fā)器
4.3.2 計(jì)數(shù)器
4.3.3 移位寄存器
4.3.4 序列信號(hào)發(fā)生器
4.4 有限同步狀態(tài)機(jī)
本章小結(jié)
……
參考文獻(xiàn)

章節(jié)摘錄

版權(quán)頁：插圖：1995年底，IEEE制定了第一個(gè)Verilog HDL語言標(biāo)準(zhǔn)Vefilog IEEE 1364-1995在此基礎(chǔ)上，于2001年又增加了部分功能，并制定了較為完善的標(biāo)準(zhǔn)Verilog IEEE 1364-2001。目前在數(shù)字集成電路方面主要采用的就是這兩個(gè)標(biāo)準(zhǔn)所規(guī)定的程序語法和設(shè)計(jì)規(guī)范。Verilog HDL在數(shù)字集成電路設(shè)計(jì)上的優(yōu)越性，使其在硬件設(shè)計(jì)領(lǐng)域得到了廣泛的應(yīng)用和發(fā)展。在模擬電路設(shè)計(jì)方面，基于IEEE 1364 Verilog HDL規(guī)范，提出了模擬電路行業(yè)的標(biāo)準(zhǔn)建模語言Verilog-A，以提高模擬集成電路的程序化設(shè)計(jì)能力。在系統(tǒng)級(jí)設(shè)計(jì)方面，傳統(tǒng)的設(shè)計(jì)方法采用c語言等高級(jí)軟件語言進(jìn)行數(shù)學(xué)模型的建立和分析，通過定點(diǎn)化設(shè)計(jì)，將數(shù)學(xué)模型轉(zhuǎn)變成電路模型，最后采用HDL語言進(jìn)行電路設(shè)計(jì)。這種方法的缺點(diǎn)是，數(shù)學(xué)模型的建立和電路設(shè)計(jì)是獨(dú)立的，從而導(dǎo)致設(shè)計(jì)周期長、需要的人員和軟件多，且存在重復(fù)性的工作等問題。研究和開發(fā)人員希望能將數(shù)學(xué)模型直接用于數(shù)字集成電路的設(shè)計(jì)，以提高集成電路的設(shè)計(jì)效率，這就給EDA工具廠商提出了新的要求。為了滿足這一要求，2005年誕生了System Venlog IEEE 1800-2005標(biāo)準(zhǔn)。該標(biāo)準(zhǔn)建立在Verilog HDL語言的基礎(chǔ)上，在系統(tǒng)層次上增強(qiáng)了模型建立和驗(yàn)證的功能，是IEEEl364 Verilog-2001標(biāo)準(zhǔn)的擴(kuò)展，向下兼容Verilog一2001，并將成為下一代硬件設(shè)計(jì)和驗(yàn)證的語言。在功能設(shè)計(jì)方面，Verilog HDL采用描述性建模方式，通過行為描述、數(shù)據(jù)流描述和結(jié)構(gòu)性描述等方式，可以對(duì)電路、輸入信號(hào)激勵(lì)和響應(yīng)監(jiān)控方式進(jìn)行設(shè)計(jì)。同時(shí)，提供編程語言接口，通過該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。Verilog HDL語言定義了完善的語法規(guī)則，對(duì)每個(gè)語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。它從C語言中繼承了多種操作符和結(jié)構(gòu)，具有較強(qiáng)的擴(kuò)展建模能力。VerilogHDL語言的核心子集相對(duì)緊湊，可以滿足大多數(shù)建模應(yīng)用的要求，容易學(xué)習(xí)和掌握。當(dāng)然，應(yīng)用于數(shù)字集成電路設(shè)計(jì)的較為完整的Verilog HDL語言還有很多的語法規(guī)則和使用方式，需要進(jìn)一步學(xué)習(xí)。本書主要針對(duì)Verilog HDL基本語法規(guī)則和數(shù)字集成電路設(shè)計(jì)進(jìn)行講述，更為專業(yè)和細(xì)致的內(nèi)容需要參照相關(guān)的國際標(biāo)準(zhǔn)和EDA工具的功能說明，以應(yīng)對(duì)越來越復(fù)雜的數(shù)字集成電路芯片設(shè)計(jì)和驗(yàn)證工作。1.4 Verilog HDL和VHDL目前，最為常用的硬件描述語言有兩種，分別是Verilog HDL和VHDL（VHSIC Hardware Description Language）。其中，VHSIC是Very High Speed Integrated Circuit的縮寫，故VHDL準(zhǔn)確的中文譯名應(yīng)為甚高速集成電路的硬件描述語言。Vefilog HDL和VHDL都是完備的HDL設(shè)計(jì)和驗(yàn)證語言，具有完整的設(shè)計(jì)方法和設(shè)計(jì)規(guī)范。它們可以設(shè)計(jì)和驗(yàn)證超大規(guī)模數(shù)字集成電路，并且都已成為IEEE標(biāo)準(zhǔn)。選用哪種語言進(jìn)行數(shù)字集成電路開發(fā)，主要取決于設(shè)計(jì)單位的基礎(chǔ)、計(jì)劃采用的設(shè)計(jì)方案和EDA工具。

編輯推薦

《Verilog HDL數(shù)字集成電路設(shè)計(jì)原理與應(yīng)用》是高等學(xué)校電子信息類專業(yè)“十二五”規(guī)劃教材之一。

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