Verilog SOPC高級(jí)實(shí)驗(yàn)教程

前言

　　我們知道，經(jīng)過仿真證明是正確的RTL Verilog模塊可以通過EDA工具綜合成邏輯網(wǎng)表，并通過布局布線工具與物理電路對(duì)應(yīng)起來。因此，正確無誤的RTLVerilog模塊可以很方便地轉(zhuǎn)換成與某具體工藝對(duì)應(yīng)的物理電路。這就是為什么說RTL Verilog模塊比固定電路具有更大靈活性的緣故。RTL模塊不但可以映射到不同工藝和原理的基本電路，而且可以通過Verilog HDL語言支持的參數(shù)，將配置的參數(shù)值傳入RTL模塊，從而產(chǎn)生靈活多變的系列物理電路?！　≡诒緦?shí)驗(yàn)教程中，將從設(shè)計(jì)簡(jiǎn)單的模塊開始，將其參數(shù)化，又通過參數(shù)設(shè)置將其轉(zhuǎn)換成一個(gè)規(guī)模較大的電路?？梢酝ㄟ^綜合工具將其轉(zhuǎn)變成邏輯網(wǎng)表，然后由布局布線工具將網(wǎng)表轉(zhuǎn)換成某種FPGA芯片或某種工藝的物理電路。在本實(shí)驗(yàn)教程中，為了方便起見，只將其轉(zhuǎn)換成Altera CycloneⅡEP2C35 FPGA實(shí)驗(yàn)板上能運(yùn)行的物理電路。首先經(jīng)過ModelSim仿真已被證明行為和時(shí)序都正確的Verilog模塊，配置引腳后還需要進(jìn)行一次布局布線，然后將所生成的物理電路文件下載到CycloneⅡFPGA實(shí)驗(yàn)板上，通過硬件運(yùn)行，再一次驗(yàn)證所設(shè)計(jì)的電路是正確的，這樣就有了一個(gè)隨時(shí)可以使用的RTL模塊。逐個(gè)積累每個(gè)模塊的設(shè)計(jì)資源，再將這些模塊配合系統(tǒng)中已經(jīng)有的宏模塊構(gòu)成很大的系統(tǒng)，從而完成具有自己知識(shí)產(chǎn)權(quán)的復(fù)雜芯片設(shè)計(jì)。由此可見，所謂SoC芯片前端的邏輯設(shè)計(jì)過程，其實(shí)只是在理解芯片（設(shè)計(jì)項(xiàng)目）的功能和原理基礎(chǔ)上，將其分割成可以操作的多個(gè)模塊，逐塊加以實(shí)現(xiàn)和驗(yàn)證，最后合在一起在大型FPGA上驗(yàn)證的過程?！　≡贏ltera QuartusⅡ8.1的工具包中包含許多已經(jīng)驗(yàn)證的宏模塊（megacore），這些宏模塊為設(shè)計(jì)者構(gòu)建復(fù)雜數(shù)字系統(tǒng)提供了極大的便利。由于開發(fā)環(huán)境中已經(jīng)有許多可以利用的資源，所以，合理地利用免費(fèi)的或者需要付一定費(fèi)用的技術(shù)資源能顯著加快設(shè)計(jì)的進(jìn)度，提高設(shè)計(jì)的質(zhì)量。這對(duì)數(shù)字系統(tǒng)設(shè)計(jì)師而言，無疑是一個(gè)很重要的環(huán)節(jié)，使得我們能對(duì)商業(yè)化的設(shè)計(jì)資源進(jìn)行估價(jià)，根據(jù)市場(chǎng)的大小、上市進(jìn)度，以及設(shè)計(jì)經(jīng)費(fèi)的預(yù)算等因素，迅速地做出采用商業(yè)化IP資源的權(quán)衡和決策，并加以實(shí)施。這些能力是SoC設(shè)計(jì)師應(yīng)該具備的?！　≡诒緦?shí)驗(yàn)教程中，第1講至第5講和實(shí)驗(yàn)是為了介紹ModemSim仿真工具和QuartusⅡ綜合工具的使用，以及基本的設(shè)計(jì)方法、RTL功能仿真、時(shí)序仿真和硬件運(yùn)行仿真的概念；第6講到第10講內(nèi)容和實(shí)驗(yàn)是為學(xué)習(xí)如何創(chuàng)建和利用現(xiàn)成的IP資源而專門設(shè)計(jì)的。　　在本實(shí)驗(yàn)教程的后面，有很大一部分涉及NiosⅡCPU核的使用。任何復(fù)雜的數(shù)字系統(tǒng)都離不開負(fù)責(zé)處理人機(jī)界面、數(shù)學(xué)計(jì)算、系統(tǒng)內(nèi)存管理、進(jìn)程管理，和外設(shè)管理等基本操作的CPU。學(xué)會(huì)利用Altera QuartusⅡ的SopcBuilder工具，合理地配置系統(tǒng)所需要的嵌入式處理器核，并與自己設(shè)計(jì)的模塊結(jié)合而構(gòu)成一個(gè)完整的系統(tǒng)硬件架構(gòu)，再配置合理的操作系統(tǒng)，并編寫應(yīng)用程序?qū)τ赟oC系統(tǒng)的前端設(shè)計(jì)都是非常重要的?！　oC芯片前端設(shè)計(jì)包括的內(nèi)容非常廣泛，數(shù)字電路的設(shè)計(jì)只是基礎(chǔ)，而更多的內(nèi)容涉及現(xiàn)成資源的合理配置和應(yīng)用，特別是CPU資源的利用所涉及的面很廣，不但有計(jì)算機(jī)體系結(jié)構(gòu)、外圍設(shè)備和操作系統(tǒng)的選擇問題，還有運(yùn)算速度和輸入輸出資源配套等問題。

內(nèi)容概要

Verilog SOPC 高級(jí)實(shí)驗(yàn)教程是為學(xué)習(xí)Verilog語言之后，想在FPGA上設(shè)計(jì)并實(shí)現(xiàn)嵌入式數(shù)字系統(tǒng)的人們而專門編寫的。本實(shí)驗(yàn)教程是《Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程》（第2版）的后續(xù)課程，是姊妹篇。本書通過由淺入深的10個(gè)實(shí)驗(yàn)，詳細(xì)地介紹了ModelSim 6.0和Quartus Ⅱ 8.1的操作步驟，扼要地介紹了Quartus Ⅱ 8.1的主要設(shè)計(jì)資源和SOPCBuilder等工具的應(yīng)用方法，并闡述了如何配合自己設(shè)計(jì)的Verilog模塊和FPGA中的內(nèi)嵌處理器Nios Ⅱ 等現(xiàn)成IP資源，設(shè)計(jì)并實(shí)現(xiàn)高性能嵌入式硬件/軟件系統(tǒng)。本實(shí)驗(yàn)教程也可以作為集成電路設(shè)計(jì)專業(yè)系統(tǒng)芯片（SoC）前端邏輯設(shè)計(jì)和驗(yàn)證課程的實(shí)驗(yàn)教材。為了使闡述的內(nèi)容更加具體，本教程中的每個(gè)實(shí)驗(yàn)均選用Altera FPGA （型號(hào)為Cyclone Ⅱ EP2C35F672C8）實(shí)現(xiàn)，并在革新科技公司專業(yè)級(jí)實(shí)驗(yàn)平臺(tái)GXSOC/SOPC運(yùn)行通過。    本書可作為電子信息、自動(dòng)控制、計(jì)算機(jī)工程類大學(xué)本科高年級(jí)學(xué)生和研究生的教學(xué)用書，亦可供其他工程技術(shù)人員自學(xué)與參考。

書籍目錄

第1講 ModelSim SE 6.0的操作　1.1 創(chuàng)建設(shè)計(jì)文件的目錄　1.2 編寫RTL代碼　1.3 編寫測(cè)試代碼　1.4 開始RTL仿真前的準(zhǔn)備工作　1.5 編譯前的準(zhǔn)備、編譯和加載　1.6 波形觀察器的設(shè)置　1.7 仿真的運(yùn)行控制　總結(jié)　思考題第2講 Quartus 8.1入門　2.1 Quartus Ⅱ 的基本操作知識(shí)　2.2 Quartus Ⅱ 的在線幫助　2.3 建立新的設(shè)計(jì)項(xiàng)目　2.4 用線路原理圖為輸入設(shè)計(jì)電路 　2.5 編譯器的使用　2.6 對(duì)已設(shè)計(jì)的電路進(jìn)行仿真　2.7 對(duì)已布局布線的電路進(jìn)行時(shí)序仿真　總結(jié)　思考題第3講 用Altera器件實(shí)現(xiàn)電路　3.1 用Cyclone Ⅱ FPGA實(shí)現(xiàn)電路 　3.2 芯片的選擇　3.3 項(xiàng)目的編譯　3.4 在FPGA中實(shí)現(xiàn)設(shè)計(jì)的電路　總結(jié)　思考題第4講 參數(shù)化模塊庫的使用　4.1 在Quartus Ⅱ 下建立引用參數(shù)化模塊的目錄和設(shè)計(jì)項(xiàng)目　4.2 在Quartus Ⅱ 下進(jìn)入設(shè)計(jì)資源引用環(huán)境　4.3 參數(shù)化加法-減法器的配置和確認(rèn)　4.4 參數(shù)化加法器的編譯和時(shí)序分析　4.5 復(fù)雜算術(shù)運(yùn)算的硬件邏輯實(shí)現(xiàn)　總結(jié)　思考題第5講 鎖相環(huán)模塊和SignalTap的使用第6講 Quartus Ⅱ SOPCBuilder的使用第7講 在Nios Ⅱ 系統(tǒng)中融入IP第8講 LCD顯示控制器IP的設(shè)計(jì)第9講 BitBLT控制器IP第10講 復(fù)雜SOPC系統(tǒng)的設(shè)計(jì)本書的結(jié)束語附錄 GXSOC/ SOPC 專業(yè)級(jí)創(chuàng)新開發(fā)實(shí)驗(yàn)平臺(tái)參考文獻(xiàn)

章節(jié)摘錄

　　第1講 ModelSim SE 6.0的操作　　1.5　編譯前的準(zhǔn)備、編譯和加載　　編譯前的準(zhǔn)備、編譯和加載步驟是：?jiǎn)螕鬖ibrary選擇框的右側(cè)，在出現(xiàn)的下拉菜單中選擇RTLsim，然后選擇mymux.v，muxtop.v，t.v，單擊上述窗口中的Compile，即可完成編譯。隨后在主窗口中的工作空間子窗口中的RTLsim目錄中就會(huì)出現(xiàn)這三個(gè)文件的名字，說明編譯順利通過。在報(bào)告子窗口中也有信息表明編譯順利完成。如果編譯出現(xiàn)錯(cuò)誤，雙擊報(bào)告子窗口中出現(xiàn)的錯(cuò)誤信息，便能自動(dòng)地提示發(fā)生錯(cuò)誤的程序行，幫助設(shè)計(jì)者發(fā)現(xiàn)錯(cuò)誤。雙擊工作空間子窗口中RTLsim目錄下的t，隨即就可以將編譯后的代碼加載到仿真器。必須注意Library的名稱是你想要的（本例子中為RTLsim），編譯后的信息都記錄在這個(gè)庫中。如果加載成功，就可以準(zhǔn)備波形觀查器的信號(hào)設(shè)置。如果加載不成功，報(bào)告子窗口中將出現(xiàn)錯(cuò)誤信息提示，必須認(rèn)真分析錯(cuò)誤信息，從而找到問題出在哪里。加載成功后，工作空間子窗口將自動(dòng)從Library子窗口轉(zhuǎn)移到sim子窗口?！　?.6　波形觀察器的設(shè)置　　在工作空間（workspace）子窗口sim中，右擊想要觀察波形的模塊t，然后在出現(xiàn)的菜單上單擊Add>Add to Wave項(xiàng)，就出現(xiàn)帶有可觀察信號(hào)的波形框圖。若還需要觀察其他模塊的信號(hào)波形，可以用類似方法添加。

編輯推薦

　　《Verilog SOPC高級(jí)實(shí)驗(yàn)教程》共分10講內(nèi)容，第1講至第5講和實(shí)驗(yàn)是為了介紹ModemSim仿真工具和Quartus Ⅱ綜合工具的使用，以及基本的設(shè)計(jì)方法、RTL功能仿真、時(shí)序仿真和硬件運(yùn)行仿真的概念；第6講到第10講內(nèi)容和實(shí)驗(yàn)是為學(xué)習(xí)如何創(chuàng)建和利用現(xiàn)成的IP資源而專門設(shè)計(jì)的?！禫erilog SOPC高級(jí)實(shí)驗(yàn)教程(附盤)》可作為電子信息、自動(dòng)控制、計(jì)算機(jī)工程類大學(xué)本科高年級(jí)學(xué)生和研究生的教學(xué)用書，亦可供其他工程技術(shù)人員自學(xué)與參考

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