出版時間:2008-9 出版社:北京航空航天大學(xué)出版社 作者:巴斯克 頁數(shù):327
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前言
本書簡明扼要地闡述了Verilog硬件描述語言的基礎(chǔ)知識。Verilog硬件描述語言通常簡稱為Verilog HDL,可以用于在多個層次上(從開關(guān)級到算法級)為數(shù)字設(shè)計建模。該語言提供了一套功能強(qiáng)大的原語(primitive),其中包括邏輯門和用戶定義的原語(即基元),還提供了范圍寬廣的語言結(jié)構(gòu),不但可以為硬件的并發(fā)行為建模,也可以為硬件的時序特性和電路構(gòu)造建模。通過編程語言接口(PLI)還可以擴(kuò)展該語言的功能。Verilog HDL語言使用簡便,但功能強(qiáng)大,可以在多個抽象層次上為數(shù)字設(shè)計建模。
內(nèi)容概要
本書簡要介紹了Verilog硬件描述語言的基礎(chǔ)知識,包括語言的基本內(nèi)容和基本結(jié)構(gòu),以及利用該語言在各種層次上對數(shù)字系統(tǒng)的建模方法。書中列舉了大量實例,幫助讀者掌握語言本身和建模方法,對實際數(shù)字系統(tǒng)設(shè)計也很有幫助。第3版中添加了與Verilog2001有關(guān)的新內(nèi)容。本書是VerilogHDL的初級讀本,可作為計算機(jī)、電子、電氣及自控等專業(yè)相關(guān)課程的教材,也可用作相關(guān)科研人員的參考書。
作者簡介
J.Bhasker博士是朗訊科技公司貝爾實驗室設(shè)計自動化組的一位杰出成員,是貝爾實驗室VHDL課程的開發(fā)者,是硬件描述語言及其綜合領(lǐng)域公認(rèn)的權(quán)威,已經(jīng)出版了3本關(guān)于VHDL語言的書。
書籍目錄
第1章 簡介 1.1 什么是Verilog HDL? 1.2 歷史 1.3 主要能力 1.4 練習(xí)題第2章 入門指南 2.1 模塊 2.2 延遲 2.3 數(shù)據(jù)流風(fēng)格的描述 2.4 行為風(fēng)格的描述 2.5 結(jié)構(gòu)風(fēng)格的描述 2.6 混合設(shè)計風(fēng)格的描述 2.7 設(shè)計的仿真 2.8 練習(xí)題第3章 Verilog語言要素 3.1 標(biāo)識符 3.2 注釋 3.3 格式 3.4 系統(tǒng)任務(wù)和系統(tǒng)函數(shù) 3.5 編譯器指令 3.6 值集合 3.7 數(shù)據(jù)類型 3.8 參數(shù) 3.9 練習(xí)題第4章 表達(dá)式 4.1 操作數(shù) 4.2 操作符 4.3 表達(dá)式的類型 4.4 練習(xí)題第5章 門級建模 5.1 內(nèi)建基元(原語)門 5.2 多輸入門 5.3 多輸出門 5.4 三態(tài)門 5.5 上拉門和下拉門(電阻) 5.6 MOS開關(guān) 5.7 雙向開關(guān) 5.8 門延遲 5.9 實例數(shù)組 5.10 隱含的線網(wǎng) 5.11 一個簡單的示例 5.12 2-4編碼器舉例 5.13 主/從觸發(fā)器舉例 5.14 奇偶校驗電路 5.15 練習(xí)題第6章 用戶定義的原語(基元UDP)第7章 數(shù)據(jù)流建模第8章 行為級建模第9章 結(jié)構(gòu)建模第10章 其他論題第11章 驗證第12章 建模示例附錄A 語法參考資料參考文獻(xiàn)索引
章節(jié)摘錄
Verilog HDL是一種用于數(shù)字系統(tǒng)建模的硬件描述語言,模型的抽象層次可以從算法級、門級一直到開關(guān)級。建模的對象可以簡單到只有一個門,也可以復(fù)雜到一個完整的數(shù)字電子系統(tǒng)。用Verilog語言可以分層次地描述數(shù)字系統(tǒng),并可在這個描述中建立清晰的時序模型。Verinlog硬件描述語言能夠描述:1)設(shè)計的行為特性;2)設(shè)計的數(shù)據(jù)流特性;3)設(shè)計的結(jié)構(gòu)組成;4)包含響應(yīng)監(jiān)控和設(shè)計驗證在內(nèi)的延遲和波形產(chǎn)生機(jī)制(即測試激勵的生成和觀察機(jī)制)。所有這些都可以使用同一種建模語言來完成。此外,Veri訂log硬件描述語言提供了編程語言接口(簡稱為PLI)。通過PLI,設(shè)計者可以在仿真驗證期間(包括仿真運(yùn)行的控制期間)與設(shè)計內(nèi)部的運(yùn)行信息進(jìn)行交互。Verilog硬件描述語言不僅定義了語法,而且對每個語言結(jié)構(gòu)都定義了十分清晰的仿真田語義。因此,用這種語言編寫的模型能夠使用Verilog仿真器進(jìn)行驗證。Verilog語言從C語言中繼承了多種操作符和結(jié)構(gòu)。Verilog硬件描述語言提供了范圍寬廣的建模功能,其中部分建模功能在剛開始學(xué)習(xí)時很難理解,但是Verilog HDI。語言的核心子集還是相當(dāng)容易學(xué)習(xí)和使用的。該子集(在一般情況下)足以對付大多數(shù)應(yīng)用系統(tǒng)的建模需要。然而,完整的Verilog硬件描述語言具有足夠強(qiáng)大的功能,可以完全滿足從最復(fù)雜的芯片到完整電子系統(tǒng)的描述。
編輯推薦
《Verilog HDL入門(第3版)》是VerilogHDL的初級讀本,可作為計算機(jī)、電子、電氣及自控等專業(yè)相關(guān)課程的教材,也可用作相關(guān)科研人員的參考書。
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