電子設(shè)計(jì)自動(dòng)化技術(shù)

前言

　　電子設(shè)計(jì)自動(dòng)化(EDA)方法的誕生和推廣應(yīng)用是20世紀(jì)90年代在數(shù)字電路設(shè)計(jì)方法上的一次革命性變革。隨著步入21世紀(jì)，我們已經(jīng)進(jìn)入了單片集成系統(tǒng)(SoC，System on a Chip)時(shí)代?！　∪绻f電子管把人類帶入了數(shù)字時(shí)代，那么晶體管就是固體化的電子管。集成電路的思路是用10只晶體管賣1只晶體管的價(jià)格。那么SoC的思路是什么？SoC的思路就是把10顆大規(guī)模集成電路芯片(VLSI)當(dāng)做一顆VLSI芯片銷售。其本質(zhì)與集成電路的思想相同，即：通過擴(kuò)大應(yīng)用取得經(jīng)濟(jì)效益，伴隨而來的是技術(shù)進(jìn)步的巨大社會(huì)效益。　　從某種意義上來說，SoC的出現(xiàn)，在學(xué)術(shù)和學(xué)科的影響已經(jīng)大大超過了晶體管和集成電路。在晶體管和集成電路時(shí)代，電子系統(tǒng)技術(shù)和晶體管／集成電路技術(shù)基本上是割裂的、不相關(guān)的。而在SoC時(shí)代，人們不禁要問：SoC到底是S還是C?是學(xué)S還是學(xué)C? SoC模糊了電子系統(tǒng)與基礎(chǔ)元器件的界線，S的進(jìn)步意味著優(yōu)秀的芯片設(shè)計(jì)的出現(xiàn)，而一顆新型芯片的誕生則宣告又一次電子系統(tǒng)的升級(jí)?！　DA技術(shù)是進(jìn)入SoC殿堂的鑰匙，不管是學(xué)S還是學(xué)C，只有擁有這把鑰匙，才能進(jìn)入SoC的殿堂?！　∈裁词荅DA技術(shù)？簡而言之，EDA技術(shù)就是利用EDA軟件把描述電路與系統(tǒng)的語言自動(dòng)地轉(zhuǎn)換成電路，然后再把電路自動(dòng)轉(zhuǎn)換成芯片。電路與系統(tǒng)的EDA設(shè)計(jì)力法是自頂向下的設(shè)計(jì)方法。它從協(xié)議、標(biāo)準(zhǔn)等高層次和抽象的概念開始電路與系統(tǒng)的設(shè)計(jì)，并按層次從高到低的方法進(jìn)行驗(yàn)證和管理，能夠設(shè)計(jì)共享和重復(fù)使用。這樣大大提高了處理復(fù)雜電路與系統(tǒng)設(shè)計(jì)的能力，設(shè)計(jì)所需的周期也大幅度縮短。

內(nèi)容概要

本書是編著者結(jié)合多年的電子設(shè)計(jì)自動(dòng)化（EDA）教學(xué)實(shí)踐和二十多年電子設(shè)計(jì)與芯片設(shè)計(jì)經(jīng)驗(yàn)編著而成。該教材具有線條清晰、深入淺出、易學(xué)易懂的特點(diǎn)，使讀者能夠較快地理解并掌握基于硬件描述語言VHDL的EDA設(shè)計(jì)方法。    本書的主要內(nèi)容包括：EDA設(shè)計(jì)方法與技能、VHDL程序的結(jié)構(gòu)及其描述方式、VHDL程序的編譯與仿真、VHDL語言規(guī)則、VHDL的主要描述語句、VHDL的設(shè)計(jì)共享、組合邏輯電路設(shè)計(jì)、時(shí)序邏輯電路設(shè)計(jì)、邏輯系統(tǒng)的狀態(tài)機(jī)設(shè)計(jì)、VHDL設(shè)計(jì)錄入與仿真調(diào)試方法、VHDL的FPGA實(shí)現(xiàn)方法、VHDL的ASIC實(shí)現(xiàn)方法等。    本書適用于高等院校電子信息類專業(yè)的高年級(jí)本科生和研究生，也可供工程技術(shù)人員參考。

書籍目錄

第一章  電子設(shè)計(jì)自動(dòng)化（EDA）與硬件描述語言（HDL）  1.1　TOP－DOWN設(shè)計(jì)方法    1.1.1　TOP－DOWN設(shè)計(jì)的主要階段    1.1.2　TOP－DOWN設(shè)計(jì)方法的特點(diǎn)　　1.1.3　TOP－DOWN設(shè)計(jì)方法的優(yōu)勢    1.1.4　FPGA／CPLD與ASIC兩種物理實(shí)現(xiàn)  1.2　硬件描述語言（HDL）    1.2.1　VHDL的特點(diǎn)    1.2.2　VHDL的應(yīng)用及IP核  習(xí)題第二章　VHDL程序的結(jié)構(gòu)及其描述方式　2.1　VHDL程序的結(jié)構(gòu)    2.1.1  實(shí)體（ENTITY）    2.1.2  構(gòu)造體（ARCHITECTURE）    2.1.3　VHDL程序的基本構(gòu)成格式　2.2　VHDL描述方式 　 2.2.1　行為級(jí)（Behavior Level）描述  　2.2.2　寄存器傳輸級(jí)（RTL）描述 　 2.2.3　結(jié)構(gòu)級(jí)（Structural Level）描述  習(xí)題第三章　VHDL程序的編譯與仿真　3.1　EDA仿真工具簡介　3.2　VHDL程序的編譯與仿真　習(xí)題第四章　VHDL語言規(guī)則　4.1　標(biāo)識(shí)符　4.2　數(shù)據(jù)對象  　4.2.1　信號(hào)  　4.2.2　變量  　4.2.3　常量申明　4.3　數(shù)據(jù)類型  　4.3.1　標(biāo)準(zhǔn)數(shù)據(jù)類型    4.3.2　用戶自定義數(shù)據(jù)類型    4.3.3　用戶自定義子類型    4.3.4　數(shù)據(jù)類型轉(zhuǎn)換　4.4　操作符 　習(xí)題第五章　VHDL的主要描述語句　5.1　概述　5.2　并行信號(hào)賦值語句　5.3　進(jìn)程（PROCESS）    5.3.1  顯式進(jìn)程    5.3.2　隱式進(jìn)程    5.3.3　進(jìn)程的執(zhí)行　5.4　順序描述語句    5.4.1　IF語句    5.4.2　CASE語句    5.4.3  LOOP循環(huán)語句　5.5　子程序（SUB.PROGRAM）    5.5.1  函數(shù)（FUNCTION）    5.5.2　過程（PROCEDURE）　5.6　塊（BLOCK）　5.7　斷言語句（ASSERT）　5.8  元件語句（COMPONENT）    5.8.1  元件申明    5.8.2　元件調(diào)用    5.8.3　元件配置　5.9  生成語句（GENERATF）    5.9.1  FOR－GENERATE語句    5.9.2  I－GENERATE語句    習(xí)越第六章　VHDL的設(shè)計(jì)共享　6.1　程序包（PACKAGE）　6.2　庫（LIBRARY）　6.3  配置（CONFlGURATION）    6.3.1  實(shí)體與構(gòu)造體的連接配置    6.3.2　層與層的連接配置　習(xí)題第七章　組合邏輯電路設(shè)計(jì)  7.1　組合邏輯電路　……第八章　時(shí)序邏輯電路設(shè)計(jì)第九章　VHDL邏輯系統(tǒng)的狀態(tài)機(jī)設(shè)計(jì)第十章　VHDL設(shè)計(jì)錄入與仿真調(diào)試方法第十一章　VHDL的FPGA實(shí)現(xiàn)第十二章　VHDL的ASIC實(shí)現(xiàn)附錄A　《電子設(shè)計(jì)自動(dòng)化技術(shù)》課程測試題附錄B　歷年試題附錄C　全國EDA大賽試題集錦附錄D　VHDL保留字附錄E　EDA工具軟件一覽表附錄F　部分FPGA廠家名錄

章節(jié)摘錄

　　第一章 電子設(shè)計(jì)自動(dòng)化(EDA)與硬件描述語言(HDL)　　通過本章學(xué)習(xí)，理解什么是正向設(shè)計(jì)方法，HDL在EDA設(shè)計(jì)中的作用，VHDL的特點(diǎn)，VHDL的應(yīng)用； 應(yīng)當(dāng)形成這樣的概念：VHDL是EDA設(shè)計(jì)的基礎(chǔ)，學(xué)習(xí)VHDL的目的是掌握一種電路與系統(tǒng)設(shè)計(jì)的先進(jìn)設(shè)計(jì)方法?！　?.1TOP-DOWN設(shè)計(jì)方法　　電子設(shè)計(jì)自動(dòng)化(EDA)一般采用自頂向下 (TOP-DOWN)的設(shè)計(jì)方法，通常也稱為正向設(shè)計(jì)，它是針對傳統(tǒng)的自底向上(BOTTOM-UP)的設(shè)計(jì)方法而提出來的?！　∽缘紫蛏系脑O(shè)計(jì)方法是從已存在的單元出發(fā)進(jìn)行電路或系統(tǒng)設(shè)計(jì)。例如， 對已有的芯片進(jìn)行解剖、照相、邏輯提取、仿真驗(yàn)證并最后照原樣繪制版圖。這種方法對模擬集成電路和較小規(guī)模數(shù)字電路設(shè)計(jì)， 不失為一種可行的辦法。而且這種方法對于學(xué)習(xí)別人的成功經(jīng)驗(yàn)， 特別是在集成電路布局布線方面的經(jīng)驗(yàn)有一定的好處。但是， 隨著集成電路規(guī)模的擴(kuò)大， 特別是對于深亞微米5層以上金屬布線的超大規(guī)模集成電路，這種方法正在失去其效能。一方面， 由于對集成電路芯片進(jìn)行解剖、分析的難度和成本越來越高： 另一方面，解剖、分析失敗的風(fēng)險(xiǎn)也愈來愈大。隨著我國集成電路布局布線保護(hù)條例的實(shí)施，這種方法還會(huì)在形成產(chǎn)品時(shí)遇到知識(shí)產(chǎn)權(quán)方面的問題。

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