XILINX數(shù)字系統(tǒng)現(xiàn)場集成技術(shù)

內(nèi)容概要

本書系統(tǒng)介紹了FPGA（用戶現(xiàn)場可編程門陣列）集成電路的發(fā)明者——美國Xilinx公司的FPGA、CPLD器件產(chǎn)品的結(jié)構(gòu)原理、功能特征及應(yīng)用設(shè)計(jì)技術(shù)。    本書第1章，提出了現(xiàn)代數(shù)字系統(tǒng)單片化實(shí)現(xiàn)以工藝集成和現(xiàn)場集成來分類的新概念，闡述了數(shù)字系統(tǒng)現(xiàn)場集成技術(shù)的重要性；第2、3章介紹了Xilinx的主流FPGA、CPLD器件的結(jié)構(gòu)原理、功能特征、開發(fā)工具及設(shè)計(jì)流程；第4章介紹了現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的主流方式——VHDL設(shè)計(jì)技術(shù)，系統(tǒng)歸納了VHDL硬件描述語言結(jié)構(gòu)、語法規(guī)則及電路設(shè)計(jì)方法；第5、6章針對數(shù)字系統(tǒng)現(xiàn)場集成設(shè)計(jì)中的技術(shù)特征，介紹了有關(guān)的電路設(shè)計(jì)技巧、器件選擇原則及系統(tǒng)性能改進(jìn)方法，并給出了若干典型的應(yīng)用設(shè)計(jì)實(shí)例。    本書內(nèi)容豐富，技術(shù)新穎，實(shí)用性強(qiáng)。對于通信技術(shù)、計(jì)算機(jī)應(yīng)用、航空航天儀器儀表、自動(dòng)化應(yīng)用領(lǐng)域從事數(shù)字系統(tǒng)設(shè)計(jì)及單片化集成的設(shè)計(jì)工程師、科研人員、大專院校相關(guān)專業(yè)的研究生、高年級本科生，都是一本具有指導(dǎo)和實(shí)用價(jià)值的技術(shù)參考書。    本書可作為高等院校信息工程類等相關(guān)專業(yè)的高年級本科生及研究生的《數(shù)字系統(tǒng)設(shè)計(jì)技術(shù)》課程教材，也可作為工程師繼續(xù)教育的培訓(xùn)用書。

書籍目錄

1 概述  1.1 數(shù)字系統(tǒng)與專用集成電路(ASIC)  1.2 數(shù)字系統(tǒng)的工藝集成技術(shù)與現(xiàn)場集成技術(shù)2 Xilinx現(xiàn)場可編程邏輯器件的結(jié)構(gòu)原理  2.1 Xilinx可編程邏輯器件的分類  2.2 Xilinx低成本普及型FPGA的結(jié)構(gòu)及工作原理  2.3 Xilinx高密度系統(tǒng)級FPGA的結(jié)構(gòu)與工作原理  2.4 Xilinx CPLD的基本結(jié)構(gòu)與工作原則3 開發(fā)系統(tǒng)與設(shè)計(jì)流程  3.1 概述  3.2 FPGA現(xiàn)場集成的設(shè)計(jì)流程  3.3 Foundation開發(fā)系統(tǒng)  3.4 開發(fā)系統(tǒng)的環(huán)境設(shè)定  3.5 IP Core資源的使用及Core Generator工具  3.6 設(shè)計(jì)實(shí)例  3.7 ISE開發(fā)系統(tǒng)4 VHDL設(shè)計(jì)方法  4.1 概述  4.2 VHDL的模型結(jié)構(gòu)  4.3 VHDL語言的基本要素  4.4 VHDL基本描述語句  4.5 VHDL設(shè)計(jì)的庫、程序包和配置  4.6 VHDL的基本設(shè)計(jì)5 數(shù)字系統(tǒng)設(shè)計(jì)與現(xiàn)場集成技巧  5.1 同步電路設(shè)計(jì)技巧  5.2 多級邏輯設(shè)計(jì)技巧  5.3 數(shù)字系統(tǒng)的FPGA現(xiàn)場集成設(shè)計(jì)中的基本問題  5.4 FPGA應(yīng)用設(shè)計(jì)中的技巧  5.5 高速電路設(shè)計(jì)6 現(xiàn)場集成技術(shù)的應(yīng)用  6.1 鎖相環(huán)技術(shù)在現(xiàn)場集成設(shè)計(jì)中的應(yīng)用  6.2 線性反饋移位寄存器LFSR的現(xiàn)場集成設(shè)計(jì)  6.3 PCI總線接口的現(xiàn)場集成設(shè)計(jì)  6.4 1.6GB/s DDR SDRAM控制器的現(xiàn)場集成設(shè)計(jì)附錄參考文獻(xiàn)

章節(jié)摘錄

版權(quán)頁：插圖：第五塊掩膜版：它是確定N+摻雜區(qū)域的光刻掩膜版。N+區(qū)掩膜版為P+區(qū)掩膜版的負(fù)版，即Si片上所有非P+區(qū)均采用N+注入摻雜。圖1.2（e）表示了N+摻雜在有源區(qū)形成NMOS管源和漏的過程以及N型襯底歐姆接觸N+區(qū)的形成。第六塊掩膜版：是用于確定歐姆接觸區(qū)的光刻掩膜版。所謂歐姆接觸，是指純電阻的接觸，不具有二極管那樣的整流作用。圖1.2（f）示意出歐姆孔窗口的形成過程。金屬與擴(kuò)散區(qū)或金屬與多晶硅的接觸，就在這些歐姆孔位置上由下一步金屬化工序完成。第七塊掩膜版：首先在硅片表面形成一層金屬膜（如鋁），再對第七塊掩膜版光刻，有選擇地刻蝕掉電路中不需要的金屬，從而形成電路中的金屬連線，如圖1.2（g）所示。第八塊掩膜版：對硅片進(jìn)行鈍化，將壓焊塊之外的區(qū)域全部由鈍化層保護(hù)起來，以防止污染物侵入而破壞或改變電路的性能，如圖1.2（h）所示。以上，我們用圖示的方法介紹了CMOS電路加工的基本工藝步驟。實(shí)現(xiàn)工藝制作過程，往往需要根據(jù)設(shè)計(jì)的要求、工藝實(shí)現(xiàn)的重復(fù)性要求等，在上述基本工藝步驟之外，附加一些工藝步驟，如調(diào)整P管或N管開啟電壓、調(diào)整場區(qū)（即指非N擴(kuò)散區(qū)和非P擴(kuò)散區(qū)）寄生MOS管開啟電壓等等。2）門陣列集成電路門陣列IC是指采用門陣列設(shè)計(jì)方式和制作方式構(gòu)成的集成電路，在ASIC市場中占有很重要的地位。門陣列由于其設(shè)計(jì)過程自動(dòng)化程度高，制造周期較短，價(jià)格較低，特別適用于批量相對小的.ASIC的設(shè)計(jì)與制作。門陣列技術(shù)特征是器件結(jié)構(gòu)已預(yù)先制造好，即硅片上有預(yù)先制造好的固定的晶體管陣列，固定的輸入、輸出壓焊塊位置，固定的布線通道。這種未定義功能的陣列分布的晶體管基片就稱為門陣列母片。通過母片上陣列分布的晶體管之間的金屬化互連來實(shí)現(xiàn)的專用電路就是門陣列IC。門陣列設(shè)計(jì)。EDA軟件不但可以自動(dòng)實(shí)現(xiàn)金屬化互連的拓?fù)浣Y(jié)構(gòu)，而且可以驗(yàn)證其結(jié)果是否滿足ASIC設(shè)計(jì)的要求。門陣列設(shè)計(jì)電路的復(fù)雜程度依賴于所使用的EDA工具的能力。一般的門陣列設(shè)計(jì)軟件都具有較高的自動(dòng)化水平，只要求設(shè)計(jì)者掌握一定的集成電路知識(shí)就可以從事設(shè)計(jì)。不同的EDA工具可能具有不同的設(shè)計(jì)細(xì)節(jié)，但總的來說，門陣列的設(shè)計(jì)步驟可概括為以下5個(gè)步驟。（1）生成相應(yīng)EDA工具可讀的ASIC設(shè)計(jì)文件。設(shè)計(jì)文件可以是EDA系統(tǒng)編輯的電路邏輯圖，也可以是特定硬件描述語言描述的電路結(jié)構(gòu)。

編輯推薦

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