數(shù)字集成電路與EDA設(shè)計基礎(chǔ)教程

書籍目錄

第1章  緒論  1.1  EDA技術(shù)概述  1.2  數(shù)字IC的EDA設(shè)計流程  1.3  硬件描述語言  1.4  Verilog HDL的主要功能  1.5  Verilog HDL的設(shè)計方法  1.6  可編程器件概述第2章  Verilog HDL基礎(chǔ)知識  2.1  模塊的基本結(jié)構(gòu)及其描述方式  2.2  Verilog HDL設(shè)計流程  2.3  Verilog HDL語法  2.4  數(shù)據(jù)類型  2.5  運算符  2.6  系統(tǒng)任務(wù)與系統(tǒng)函數(shù)  2.7  編譯預(yù)處理第3章  Verilog HDL行為建模  3.1  模塊的行為描述  3.2  賦值語句  3.3  語句塊  3.4  條件語句  3.5  循環(huán)語句  3.6  過程說明語句  3.7  時間控制  3.8  過程連續(xù)賦值語句  3.9  任務(wù)和函數(shù)說明語句  3.10  行為建模實例第4章  Verilog HDL數(shù)據(jù)流建模  4.1  連續(xù)賦值語句  4.2  數(shù)據(jù)流建模具體實例第5章  Verilog HDL結(jié)構(gòu)建模  5.1  模塊定義結(jié)構(gòu)  5.2  模塊端口  5.3  實例化語句  5.4  結(jié)構(gòu)化建模具體實例第6章  數(shù)字IC單元設(shè)計舉例  6.1  基于Verilog HDL組合邏輯電路設(shè)計  6.2  基于Verilog HDL時序邏輯電路設(shè)計  6.3  基于Verilog HDL移位寄存器設(shè)計  6.4  基于Verilog HDL數(shù)字模塊設(shè)計  6.5  利用有限狀態(tài)機進行復(fù)雜時序邏輯的設(shè)計  6.6  利用狀態(tài)機的嵌套實現(xiàn)層次結(jié)構(gòu)化設(shè)計  6.7  通過模塊之間的調(diào)用實現(xiàn)自頂向下的設(shè)計第7章  程序驗證  7.1  測試驗證程序的編寫  7.2  波形產(chǎn)生  7.3  測試驗證程序?qū)嵗? 7.4  從文本文件中讀取向量  7.5  向文本文件中寫入向量  7.6  時序檢測器第8章  綜合設(shè)計實例  8.1  有限狀態(tài)機的概念及其設(shè)計實例  8.2  RISC中央處理單元(CPU)的頂層設(shè)計第9章  FPGA設(shè)計實例  9.1  AlteraDE2開發(fā)板的結(jié)構(gòu)  9.2  Ahera DE2開發(fā)板接口定義  9.3  FPGA芯片配置  9.4  基于DE2開發(fā)板交通燈設(shè)計案例附錄A Verilog HDL設(shè)計規(guī)范附錄B Active HDL附錄C Quartus II附錄D Modeisim參考文獻

編輯推薦

陶佰睿、李靜輝、苗鳳娟、馬麗主編的《數(shù)字集成電路與EDA設(shè)計基礎(chǔ)教程(高等學(xué)校十二五重點規(guī)劃教材)》內(nèi)容的編排充分地考慮了高校的教學(xué)需求、平臺成本和學(xué)生的層次，整合了EDA和IC設(shè)計的教學(xué)體系，有利于教師主導(dǎo)作用和學(xué)生主體作用的發(fā)揮，可靈活進行項目有序啟動案例教學(xué)。

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