EDA技術(shù)及VHDL

前言

根據(jù)2003年1月教育部組織召開的“2l世紀(jì)中國高等學(xué)校應(yīng)用型本科人才培養(yǎng)體系的創(chuàng)新與實(shí)踐”課題審定會的有關(guān)精神，在原高等學(xué)校通用的計算機(jī)控制技術(shù)的基礎(chǔ)上，根據(jù)理工類應(yīng)用型本科專業(yè)的特點(diǎn)，編寫了EDA技術(shù)及VHDL的教材。EDA技術(shù)及VHDL主要內(nèi)容包括三部分：第一部分EDA技術(shù)及VHDL和可編程邏輯器件，主要包括EDA技術(shù)及VHDL概述及發(fā)展歷史；可編程邏輯器件原理和應(yīng)用；第二部分主要討論VHDL結(jié)構(gòu)與要素、VHDL基本語句、MAX+PLUSⅡ開發(fā)工具、VHDL設(shè)計應(yīng)用實(shí)例；第三部分主要討論研究EDA技術(shù)及VHDL的實(shí)驗(yàn)方法，主要包括基本數(shù)字邏輯電路、可編程邏輯器件的應(yīng)用。為了讓讀者能全面、系統(tǒng)地掌握計算機(jī)控制技術(shù)系統(tǒng)的知識，達(dá)到教育部對應(yīng)用型本科的要求，根據(jù)應(yīng)用型本科的特點(diǎn)，本書在編寫過程中，力求由淺入深，循序漸進(jìn)，通俗易懂，基本概念和基本知識準(zhǔn)確清晰，本書結(jié)構(gòu)條理清晰，重點(diǎn)要素突出。本書共分8章。第1章介紹EDA技術(shù)及VHDL現(xiàn)狀與發(fā)展（緒論）；第2章主要介紹可編程邏輯器件結(jié)構(gòu)、原理和應(yīng)用技術(shù)；第3章主要研究討論VHDL結(jié)構(gòu)與要素；第4章主要研究討論VHDL基本語句，第5章主要介紹MAX+PLUSⅡ開發(fā)工具；第6章主要研究討論基本邏輯電路設(shè)計方法及應(yīng)用；第7章主要介紹VHDL設(shè)計與應(yīng)用實(shí)例；第8章主要研究討論EDA技術(shù)及VHDL實(shí)驗(yàn)原理與實(shí)驗(yàn)方法。本書由蔣小燕、俞偉鈞、張立臣任主編，黃文生、徐俊任副主編；其中第1章至第2章由俞偉鈞編寫，第3章由黃文生編寫，第4章由張立臣編寫，第5章至第7章由蔣小燕編寫，第8章和附錄由徐俊編寫，本書由蔣小燕統(tǒng)稿，由錢顯毅主審。由于作者水平有限，書中難免有錯誤或不足之處，敬請廣大讀者批評、指正。

內(nèi)容概要

　　本書全面介紹了EDA技術(shù)及VHDL概述和發(fā)展歷史；討論了EDA技術(shù)及VHDL與可編程邏輯器件的原理和應(yīng)用；分析了VHDL結(jié)構(gòu)與要素、VHDL基本語句；介紹了MAX+PLUS Ⅱ開發(fā)工具、VHDL設(shè)計應(yīng)用實(shí)例；研究了EDA技術(shù)及VHDL的實(shí)驗(yàn)方法，主要包括基本邏輯電路、可編程邏輯器件的應(yīng)用?！　”緯帉懥η蠓从硲?yīng)用型本科的要求和理工類專業(yè)的教學(xué)特點(diǎn)，內(nèi)容力求由淺入深，循序漸進(jìn)，通俗易懂，基本概念和基本知識準(zhǔn)確清晰，說明簡明扼要，注重將理論與實(shí)際應(yīng)用有機(jī)地結(jié)合起來，并且特別注意以形象直觀的形式來配合文字表述，重點(diǎn)突出，以幫助讀者掌握計算機(jī)控制技術(shù)的主要內(nèi)容。　　本書可適應(yīng)不同層次的讀者選用，既可用于高等學(xué)校理工類本科教材，也適用于各類工程技術(shù)人員參考、閱讀。

書籍目錄

1  EDA技術(shù)概述1.1  EDA技術(shù)及其發(fā)展1.1.1  EDA技術(shù)的發(fā)展階段1.1.2  EDA的發(fā)展趨勢1.2  EDA技術(shù)的主要內(nèi)容1.2.1  硬件描述語言1.2.2  大規(guī)?？删幊踢壿嬈骷?.2.3  軟件開發(fā)工具1.2.4  實(shí)驗(yàn)開發(fā)系統(tǒng)1.3  EDA技術(shù)的基本工具1.3.1  設(shè)計輸入編輯器1.3.2  綜合器1.3.3  仿真器1.3.4  適配器(布局布線器)1.3.5  下載器1.4  EDA技術(shù)的基本設(shè)計思路1.4.1  EDA電路級設(shè)計1.4.2  EDA系統(tǒng)級設(shè)計1.5  EDA設(shè)計開發(fā)流程1.5.1  設(shè)計輸入1.5.2  綜合1.5.3  適配1.5.4  時序仿真與功能仿真1.5.5  編程下載1.5.6  硬件測試習(xí)題12  可編程邏輯器件2.1  可編程邏輯器件概述2.1.1  PLD發(fā)展歷程2.1.2  可編程邏輯器件的特點(diǎn)2.1.3  可編程邏輯器件的分類2.2  簡單PLD原理2.2.1  PLD中陣列的表示方法2.2.2  PROM2.2.3  PLA器件2.2.4  PAL2.2.5  GAL器件2.3  CPLD的結(jié)構(gòu)與工作原理2.3.1  CPLD的基本結(jié)構(gòu)2.3.2  Altera公司MAX系列CPLD簡介2.4  FPGA結(jié)構(gòu)與工作原理2.4.1  FPGA的基本結(jié)構(gòu)2.4.2  Xilinx公司XC3000系列的結(jié)構(gòu)2.5  常用FPGA/CPLD產(chǎn)品簡介2.5.1  ALTERA公司的FPGA/CPLD器件系列2.5.2  Lattice公司CPLD器件系列2.5.3  Xilinx公司的FPGA/CPLD器件系列2.6  FPGA/CPLD的測試技術(shù)2.6.1  內(nèi)部邏輯測試2.6.2  JTAG邊界測試技術(shù)2.7  FPGA和CPLD的比較習(xí)題23  VHDL結(jié)構(gòu)與要素3.1  實(shí)體3.1.1  實(shí)體說明3.1.2  類屬GENERIC)說明語句3.1.3  端口說明3.2  結(jié)構(gòu)體3.3  庫、程序包及配置3.3.1  庫3.3.2  程序包3.3.3  配置3.4  VHDL文字規(guī)則3.4.1  數(shù)字型文字3.4.2  字符串型文字3.4.3  標(biāo)識符3.4.4  下標(biāo)名及下標(biāo)段名3.5  VHDL數(shù)據(jù)對象3.5.1  常量(CONSTANT)3.5.2  變量(VARIABLE)3.5.3  信號(SIGNAL)3.6  VHDL數(shù)據(jù)類型3.6.1  VHDL的預(yù)定義數(shù)據(jù)類型3.6.2  IEEE預(yù)定義標(biāo)準(zhǔn)邏輯位與矢量3.6.3  其他預(yù)定義標(biāo)準(zhǔn)數(shù)據(jù)類型3.6.4  用戶自定義數(shù)據(jù)類型方式3.6.5  類型轉(zhuǎn)換3.7  VHDL操作符3.7.1  邏輯操作符3.7.2  關(guān)系操作符3.7.3  算數(shù)操作符3.7.4  并置操作符3.7.5  省略賦值操作符習(xí)題34  VHDL基本語句4.1  VHDL順序語句4.1.1  賦值語句4.1.2  轉(zhuǎn)向控制語句4.1.3  WAIT語句4.1.4  子程序調(diào)用語句4.1.5  返回語句(RETURN)4.1.6  斷言語句(Assert)4.1.7  REPORT語句4.1.8  NULL語句4.2  VHDL并行語句4.2.1  并行信號賦值語句4.2.2  進(jìn)程語句4.2.3  塊語句(BLOCK)4.2.4  并行過程調(diào)用語句4.2.5  元件例化語句4.2.6  生成語句4.3  屬性描述與定義語句習(xí)題45  MAX+plus Ⅱ開發(fā)工具5.1  Max+plusⅡ開發(fā)系統(tǒng)的特點(diǎn)5.2  VHDL文本輸入設(shè)計方法初步5.2.1  文本輸入5.2.2  系統(tǒng)的編譯、綜合、適配5.2.3  時序仿真5.2.4  引腳鎖定5.2.5  編程下載5.3  原理圖輸入設(shè)計方法5.3.1  原理圖編輯工具5.3.2  原理圖方式設(shè)計步驟5.3.3  設(shè)計流程歸納5.3.4  較復(fù)雜電路的原理圖設(shè)計5.4  參數(shù)可設(shè)置LPM宏功能塊應(yīng)用5.4.1  基于LPM數(shù)控分頻器設(shè)計5.4.2  編輯定制LPM_FF模塊5.4.3  編輯定制LPM_FIFO模塊5.4.4  基于LPMV_ROM的4位乘法器設(shè)計5.5  波形輸入設(shè)計方法5.6  VHDL與原理圖混合設(shè)計方式習(xí)題56  基本邏輯電路設(shè)計6.1  組合邏輯電路設(shè)計6.1.1  門電路6.1.2  編碼器6.1.3  譯碼器6.1.4  選擇器6.1.5  比較器6.1.6  加法器6.1.7  三態(tài)門及總線緩沖器6.2  時序邏輯電路設(shè)計6.2.1  時鐘信號和復(fù)位信號6.2.2  觸發(fā)器6.2.3  寄存器6.2.4  計數(shù)器6.3  有限狀態(tài)機(jī)(FSM)6.3.1  狀態(tài)機(jī)的功能和基本結(jié)構(gòu)6.3.2  Moore型有限狀態(tài)機(jī)的設(shè)計6.3.3  Mealy型有限狀態(tài)機(jī)的設(shè)計習(xí)題67  VHDL設(shè)計應(yīng)用實(shí)例7.1  移位相加8位硬件乘法器電路設(shè)計7.1.1  設(shè)計原理7.1.2  硬件乘法器的設(shè)計7.1.3  系統(tǒng)仿真7.2  數(shù)字頻率計的設(shè)計7.2.1  設(shè)計原理7.2.2  數(shù)字頻率計的設(shè)計7.2.3  系統(tǒng)仿真7.3  電梯控制系統(tǒng)的設(shè)計7.3.1  設(shè)計要求7.3.2  設(shè)計思路7.3.3  設(shè)計實(shí)現(xiàn)7.3.4  系統(tǒng)仿真7.4  多功能信號發(fā)生器的設(shè)計7.4.1  設(shè)計思路7.4.2  多功能信號發(fā)生器的設(shè)計實(shí)現(xiàn)7.4.3  系統(tǒng)仿真7.5  數(shù)字鬧鐘系統(tǒng)設(shè)計7.5.1  鬧鐘系統(tǒng)的設(shè)計要求及設(shè)計思路7.5.2  鬧鐘系統(tǒng)的總體設(shè)計思路7.5.3  鬧鐘系統(tǒng)的控制器的設(shè)計7.5.4  鬧鐘系統(tǒng)的預(yù)置寄存器的設(shè)計7.5.5  鬧鐘系統(tǒng)的寄存器的設(shè)計7.5.6  鬧鐘系統(tǒng)的分頻器的設(shè)計7.5.7  鬧鐘系統(tǒng)的時間計數(shù)器的設(shè)計7.5.8  鬧鐘系統(tǒng)的顯示驅(qū)動器的設(shè)計7.5.9  鬧鐘系統(tǒng)的整體組裝7.6  基于DDS的數(shù)字移相正弦信號發(fā)生器設(shè)計7.6.1  系統(tǒng)設(shè)計要求7.6.2  系統(tǒng)設(shè)計方案7.6.3  設(shè)計實(shí)現(xiàn)7.7  乒乓球游戲電路設(shè)計7.7.1  設(shè)計思路7.7.2  各模塊的設(shè)計7.8  樂曲硬件演奏電路設(shè)計7.8.1  設(shè)計要求7.8.2  設(shè)計原理7.8.3  樂曲硬件演奏電路的設(shè)計7.8.4  樂曲硬件演奏電路的頂層設(shè)計7.8.5  系統(tǒng)仿真習(xí)題78  實(shí)驗(yàn)實(shí)驗(yàn)一  原理圖輸入設(shè)計8位全加器實(shí)驗(yàn)二  含異步清零和同步時鐘使能的4位加法計數(shù)器實(shí)驗(yàn)三  七段數(shù)碼顯示譯碼器設(shè)計實(shí)驗(yàn)四  數(shù)控分頻器的設(shè)計實(shí)驗(yàn)五  4位十進(jìn)制頻率計設(shè)計實(shí)驗(yàn)六  用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測器的設(shè)計實(shí)驗(yàn)七  用狀態(tài)機(jī)對ADC0809采樣控制電路的實(shí)現(xiàn)實(shí)驗(yàn)八  循環(huán)冗余校驗(yàn)(CRC)模塊設(shè)計附錄  GW48實(shí)驗(yàn)電路結(jié)構(gòu)圖部分習(xí)題參考答案參考文獻(xiàn)

章節(jié)摘錄

插圖：1 EDA技術(shù)概述1.2　EDA技術(shù)的主要內(nèi)容EDA技術(shù)主要內(nèi)容包括四個方面：①硬件描述語言；②大規(guī)?？删幊踢壿嬈骷虎圮浖_發(fā)工具；④實(shí)驗(yàn)開發(fā)系統(tǒng)。其中，硬件描述語言是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計的主要表達(dá)手段，大規(guī)模可編程邏輯器件是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計的載體，軟件開發(fā)工具是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計的智能化的自動化設(shè)計工具，實(shí)驗(yàn)開發(fā)系統(tǒng)則是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計的下載工具及硬件驗(yàn)證工具。1.2.1　硬件描述語言硬件描述語言（HDL）是各種描述方法中最能體現(xiàn)EDA優(yōu)越性的描述方法。所謂硬件描述語言，實(shí)際就是一個描述工具，其描述的對象就是待設(shè)計系統(tǒng)的邏輯功能，實(shí)現(xiàn)該功能的算法，選用的電路結(jié)構(gòu)以及其他各種約束條件等，通常要求HDL既能描述系統(tǒng)的行為，又能描述系統(tǒng)的結(jié)構(gòu)。HDL的使用與普通的高級語言相似，編制的HDL程序也需要首先經(jīng)過編譯器進(jìn)行語法，語義的檢查，并轉(zhuǎn)換為某種中間數(shù)據(jù)格式，但與其他高級語言相區(qū)別的是，用硬件描述語言編制程序的最終目的是要生成實(shí)際的硬件，因此HDL中有與硬件實(shí)際情況相對應(yīng)的并行處理語句。此外，用HDL編制程序時，還需注意硬件資源的消耗問題（如門，觸發(fā)器，連線等的數(shù)目），有的HDL程序雖然語法，語義上完全正確，但并不能生成與之相對應(yīng)的實(shí)際硬件，其原因就是要實(shí)現(xiàn)這些程序所描述的邏輯功能，消耗的硬件資源將十分巨大。

編輯推薦

《EDA技術(shù)及VHDL》可適應(yīng)不同層次的讀者選用，既可用于高等學(xué)校理工類本科教材，也適用于各類工程技術(shù)人員參考、閱讀。

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