專(zhuān)用集成電路設(shè)計(jì)

前言

　　在電子信息技術(shù)高度發(fā)展的今天，專(zhuān)用集成電路（ASIC）無(wú)處不在?？梢哉f(shuō)，電子信息新技術(shù)的應(yīng)用必定以其專(zhuān)用集成電路的成功設(shè)計(jì)與應(yīng)用為前提。大規(guī)模專(zhuān)用集成電路的應(yīng)用大大提高了電子設(shè)備和系統(tǒng)的穩(wěn)定性及可靠性，同時(shí)大大減小了體積，降低了功耗和成本。專(zhuān)用集成電路設(shè)計(jì)與應(yīng)用已成為電子信息相關(guān)企業(yè)具備自主知識(shí)產(chǎn)權(quán)、提高產(chǎn)品競(jìng)爭(zhēng)力、推動(dòng)新技術(shù)應(yīng)用的關(guān)鍵。　　本書(shū)共10章。第1章介紹了ASIC設(shè)計(jì)的概念與設(shè)計(jì)開(kāi)發(fā)流程；第2章第3章介紹了目前ASIC設(shè)計(jì)中應(yīng)用最廣泛的兩種硬件描述語(yǔ)言――VHDL和Verilog HDL語(yǔ)言；第4章介紹了如何將硬件描述語(yǔ)言編寫(xiě)的程序，在一定的工藝環(huán)境下綜合成邏輯電路的方法；第5章介紹了仿真技術(shù)，即驗(yàn)證所做的設(shè)計(jì)是否正確的方法；第6章介紹了集成電路的測(cè)試設(shè)計(jì)；第7章介紹了如何通過(guò)布局布線調(diào)整，使所做的設(shè)計(jì)能在一定的工藝條件下達(dá)到原設(shè)計(jì)要求；第8章介紹了可編程ASIC的設(shè)計(jì)方法；第9章介紹了數(shù)字通信中一些常用電路模塊的設(shè)計(jì)；第10章介紹了兩個(gè)ASIC設(shè)計(jì)實(shí)例?！　”緯?shū)由曾烈光主編，并編寫(xiě)了第1章；副主編金德鵬編寫(xiě)了第2章和第3章；王鵬編寫(xiě)了第4章和第5章；張凡編寫(xiě)了第6章；李濟(jì)世編寫(xiě)了第7章；蘇厲編寫(xiě)了第8章和第9章，陳文濤編寫(xiě)了第10章。華中科技大學(xué)出版社的同志為本書(shū)出版付出了辛勤勞動(dòng)，在此一并表示感謝?！　∠抻谧髡咚胶蜁r(shí)間倉(cāng)促，書(shū)中難免有錯(cuò)誤和不妥之處，敬請(qǐng)讀者批評(píng)指正?！　∽髡摺　?008年5月

內(nèi)容概要

　　《信息與通信工程研究生規(guī)劃教材：專(zhuān)用集成電路設(shè)計(jì)》主要以數(shù)字專(zhuān)用集成電路設(shè)計(jì)技術(shù)為目標(biāo)，介紹了專(zhuān)用集成電路的設(shè)計(jì)流程、設(shè)計(jì)工具與設(shè)計(jì)方法。

書(shū)籍目錄

第1章　ASIC設(shè)計(jì)概述1.1　ASIC概述1.2　ASIC類(lèi)型1.3　ASIC開(kāi)發(fā)流程1.4　ASIC發(fā)展?fàn)顩r1.4.1　制造工藝1.4.2　EDA技術(shù)1.4.3　IP技術(shù)1.4.4　SoC/NoC1.4.5　信號(hào)完整性第2章　VHDL2.1 VHDL概述2.1.1　VHDL的特點(diǎn)2.1.2　用VHDL進(jìn)行電路設(shè)計(jì)的主要流程2.2　VHDL的基本模型結(jié)構(gòu)2.2.1　庫(kù)和程序包2.2.2　實(shí)體說(shuō)明2.2.3　結(jié)構(gòu)體2.3　VHDL的基本語(yǔ)法2.3.1　VHDL的標(biāo)識(shí)符2.3.2　VHDL的常數(shù)及信號(hào)、變量2.3.3　VHDL的數(shù)據(jù)類(lèi)型2.3.4　VHDL的運(yùn)算操作符2.4　VHDL的基本語(yǔ)句2.4.1　并行語(yǔ)句2.4.2　順序語(yǔ)句2.5　VHDL子程序2.5.1　VHDL的函數(shù)2.5.2　過(guò)程2.6　VHDL配置、模擬周期、delta延時(shí)及延時(shí)表示2.6.1　VHDL配置2.6.2　VHDL的模擬周期、delta延時(shí)2.6.3　VHDL的延時(shí)表示2.7　VHDL的基本邏輯電路設(shè)計(jì)2.7.1　組合電路設(shè)計(jì)2.7.2　時(shí)序電路的設(shè)計(jì)2.7.3　存儲(chǔ)器的描述第3章　Verilog HDL3.1　Verilog HDL概述3.2　Verilog HDL基本模型結(jié)構(gòu)3.3　Verilog HDL的標(biāo)識(shí)符及數(shù)字表示3.4　Verilog HDL的數(shù)據(jù)類(lèi)型3.5　Verilog HDL的操作運(yùn)算符3.6　Verilog HDL的基本語(yǔ)句3.6.1　賦值語(yǔ)句3.6.2　條件語(yǔ)句3.6.3　case語(yǔ)句3.6.4　循環(huán)語(yǔ)句3.6.5　結(jié)構(gòu)體說(shuō)明語(yǔ)句3.6.6　塊語(yǔ)句3.6.7　wait語(yǔ)句3.6.8　任務(wù)和函數(shù)3.6.9　系統(tǒng)函數(shù)與編譯向?qū)?.6.10　Verilog HDL中的延時(shí)表示3.7　Verilog HDL基本電路單元設(shè)計(jì)3.7.1　組合電路的設(shè)計(jì)3.7.2　時(shí)序電路的設(shè)計(jì)第4章　邏輯綜合4.1　邏輯綜合概述4.1.1　邏輯綜合定義及發(fā)展4.1.2　邏輯綜合的步驟4.2　組合邏輯綜合4.2.1　VHDL描述和可綜合組合邏輯電路4.2.2　Verilog HDL與可綜合組合邏輯電路4.3　時(shí)序邏輯綜合4.3.1　VHDL與可綜合時(shí)序邏輯電路4.3.2　Verilog HDL與可綜合時(shí)序邏輯電路4.4　三態(tài)器件的綜合4.5　存儲(chǔ)器的綜合4.5.1　VHDL存儲(chǔ)器綜合4.5.2　Verilog HDL存儲(chǔ)器綜合4.6　有限狀態(tài)機(jī)的綜合4.6.1　VHDL描述有限狀態(tài)機(jī)4.6.2　Verilog HDL描述有限狀態(tài)機(jī)4.7　邏輯綜合的優(yōu)化4.7.1　優(yōu)化約束的作用4.7.2　優(yōu)化策略4.8　代碼風(fēng)格對(duì)邏輯綜合的影響4.8.1　基本的if和case代碼編寫(xiě)4.8.2　對(duì)遲到信號(hào)的if和case代碼編寫(xiě)4.8.3　邏輯功能塊的代碼編寫(xiě)4.8.4　一般代碼編寫(xiě)指導(dǎo)原則4.9　綜合工具簡(jiǎn)介4.9.1　DC的工作步驟4.9.2　自頂向下和自底向上綜合4.9.3　DC基本命令介紹第5章　仿真5.1　仿真的類(lèi)型5.2　邏輯仿真的工作原理5.3　測(cè)試平臺(tái)的建模5.3.1　測(cè)試建模歸類(lèi)5.3.2　激勵(lì)與響應(yīng)5.3.3　構(gòu)建測(cè)試矢量5.4　邏輯仿真的單元模型5.4.1　基本模型5.4.2　Synopsys模型5.4.3　Verilog HDL和VHDL模型5.4.4　VITAL模型5.5　延時(shí)模型5.6　靜態(tài)時(shí)序分析5.6.1　使用靜態(tài)時(shí)序分析的必要性5.6.2　靜態(tài)時(shí)序分析的基本概念5.6.3　靜態(tài)時(shí)序分析工具Prime Time簡(jiǎn)介5.7　形式驗(yàn)證5.7.1　形式驗(yàn)證的原理5.7.2　Formality介紹5.8　再談動(dòng)態(tài)仿真5.8.1　加速仿真驗(yàn)證方法介紹5.8.2　根據(jù)設(shè)計(jì)選擇仿真形式5.8.3　嵌入式縮短自測(cè)試方法第6章　測(cè)試6.1　測(cè)試概述6.1.1　可測(cè)性設(shè)計(jì)6.1.2　DFT方案選取原則6.2　邊界掃描測(cè)試6.2.1　原理6.2.2　邊界掃描單元6.3　內(nèi)建自測(cè)試6.3.1　原理6.3.2　存儲(chǔ)器內(nèi)建自測(cè)試6.4　掃描測(cè)試6.4.1　掃描測(cè)試原理6.4.2　掃描測(cè)試分類(lèi)6.5　IP core的測(cè)試6.5.1　IP core6.5.2　IP core的可測(cè)性設(shè)計(jì)6.5.3　測(cè)試訪問(wèn)6.6　生產(chǎn)測(cè)試第7章　布局布線7.1　概述7.2　設(shè)計(jì)流程7.3　ASIC布局7.3.1　ASIC管芯7.3.2　布局規(guī)劃7.3.3　布局算法7.4　ASIC布線7.4.1　布線算法7.4.2　特殊網(wǎng)絡(luò)布線7.5　布圖檢查7.5.1　設(shè)計(jì)檢查7.5.2　沖突7.5.3　天線效應(yīng)第8章　可編程ASIC設(shè)計(jì)8.1　可編程ASIC的種類(lèi)及基本特征8.2　可編程ASIC的邏輯單元8.2.1　基于乘積項(xiàng)的PLD結(jié)構(gòu)8.2.2　基于查找表的PLD結(jié)構(gòu)8.3　可編程ASIC的輸入輸出8.4　可編程器件的編程方式8.4.1　主動(dòng)串行配置方式8.4.2　被動(dòng)串行配置方式8.4.3　JTAG配置方式8.4.4　被動(dòng)并行異步配置方式8.4.5　快速被動(dòng)并行配置方式8.5　可編程ASIC的設(shè)計(jì)流程8.6　可編程ASIC設(shè)計(jì)軟件簡(jiǎn)介8.6.1　設(shè)計(jì)輸入8.6.2　邏輯綜合8.6.3　布局布線8.6.4　功耗分析8.6.5　硬件調(diào)試8.6.6　工程變更管理8.6.7　仿真8.6.8　時(shí)序收斂8.6.9　靜態(tài)時(shí)序分析8.6.10　編程配置第9章　通信ASIC設(shè)計(jì)9.1　數(shù)字通信系統(tǒng)的基本結(jié)構(gòu)9.2　同步電路設(shè)計(jì)9.3　FIFO設(shè)計(jì)9.3.1　同步FIFO設(shè)計(jì)9.3.2　異步FIFO設(shè)計(jì)9.4　調(diào)整電路設(shè)計(jì)9.5　編譯碼器設(shè)計(jì)9.6　調(diào)制和解調(diào)9.7　通信ASIC設(shè)計(jì)的一般方法9.7.1　系統(tǒng)化設(shè)計(jì)9.7.2　同步設(shè)計(jì)9.7.3　并行設(shè)計(jì)第10章　設(shè)計(jì)舉例10.1　簡(jiǎn)單CPU的設(shè)計(jì)10.1.1　設(shè)計(jì)任務(wù)10.1.2　微處理器硬件系統(tǒng)及原理10.1.3　處理器指令系統(tǒng)及功能10.1.4　示范程序10.1.5　處理器的設(shè)計(jì)10.1.6　系統(tǒng)輸入輸出10.1.7　設(shè)計(jì)思路及源程序10.1.8　驗(yàn)證程序設(shè)計(jì)及仿真結(jié)果10.2　FIR濾波器的設(shè)計(jì)10.2.1　設(shè)計(jì)要求10.2.2　設(shè)計(jì)工具10.2.3　總體設(shè)計(jì)思路10.2.4　系統(tǒng)結(jié)構(gòu)與模塊劃分10.2.5　模塊設(shè)計(jì)與信號(hào)定義10.2.6　測(cè)試平臺(tái)10.2.7　功能仿真結(jié)果10.2.8　綜合結(jié)果10.2.9　后仿真結(jié)果10.2.10　結(jié)論10.2.11　源代碼附錄A　IEEE資源庫(kù)附錄B　VHDL保留的關(guān)鍵字附錄C　Verilog HDL保留的關(guān)鍵字

章節(jié)摘錄

　　第一章　稅收概述　　第一節(jié)　稅收的概念和特征　　一、稅收的概念　　稅收，歷史上曾稱(chēng)賦稅、租稅、捐稅等。它是國(guó)家為了實(shí)現(xiàn)其職能，憑借政治權(quán)力，按照預(yù)先規(guī)定的標(biāo)準(zhǔn)，強(qiáng)制向單位和個(gè)人征收實(shí)物或貨幣所形成的特定分配關(guān)系。稅收不僅是國(guó)家取得財(cái)政收入的主要手段，而且是國(guó)家實(shí)行宏觀調(diào)控的重要經(jīng)濟(jì)杠桿。理解稅收的本質(zhì)應(yīng)注意以下要點(diǎn)?！　。?）稅收是國(guó)家取得財(cái)政收入的一種最重要的形式。國(guó)家出現(xiàn)以后，為確保國(guó)家行使公共權(quán)力，維持國(guó)家機(jī)器的運(yùn)轉(zhuǎn)，實(shí)現(xiàn)其職能，就必須采用適當(dāng)而有效的方式取得財(cái)政收入，稅收便是最可靠、最有效的一種方式。國(guó)家的歷史也無(wú)不證明如此。因此，馬克思曾經(jīng)指出：“國(guó)家存在的經(jīng)濟(jì)體現(xiàn)就是捐稅”。①　　（2）國(guó)家征稅的依據(jù)是政治權(quán)力而不是財(cái)產(chǎn)權(quán)利。稅收關(guān)系通過(guò)法律表現(xiàn)為稅收法律關(guān)系，屬于上層建筑范疇，具有“權(quán)力關(guān)系”的性質(zhì)，即稅收以國(guó)家政治權(quán)’力為依據(jù)，體現(xiàn)國(guó)家意志?！　∪魏我环N收入的分配都必須憑借一定的權(quán)力（權(quán)利）。例如地租是憑借對(duì)土地的所有權(quán)取得的收入，利潤(rùn)是憑借對(duì)生產(chǎn)資料的占有權(quán)而取得的收入，利息是憑借對(duì)資金的占有而取得的收人。稅收分配也必須基于一定的權(quán)力（權(quán)利）。稅收的本質(zhì)表現(xiàn)為一種分配活動(dòng)，這種分配憑借的不是所有者權(quán)利即財(cái)產(chǎn)權(quán)利，而是國(guó)家的政治權(quán)力。正是由于這一點(diǎn)，國(guó)家征稅才不受所有者權(quán)利的約束，才可以憑借政治權(quán)力制定稅法，優(yōu)先對(duì)剩余產(chǎn)品進(jìn)行第一層次的分配。國(guó)家憑借政治權(quán)力征稅是一切國(guó)家稅收的共性。它是國(guó)家的本質(zhì)屬性，無(wú)論任何社會(huì)制度，這一點(diǎn)始終是同一的。

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　　本書(shū)共10章。第1章介紹了ASIC設(shè)計(jì)的概念與設(shè)計(jì)開(kāi)發(fā)流程；第2、第3章介紹了目前ASIC設(shè)計(jì)中應(yīng)用最廣泛的兩種硬件描述語(yǔ)言——VHDL，和Verilog HDL語(yǔ)言；第4章介紹了如何將硬件描述語(yǔ)言編寫(xiě)的程序，在一定的工藝環(huán)境下綜合成邏輯電路的方法；第5章介紹了仿真技術(shù)，即驗(yàn)證所做的設(shè)計(jì)是否正確的方法；第6章介紹了集成電路的測(cè)試設(shè)計(jì)；第7章介紹了如何通過(guò)布局布線調(diào)整，使所做的設(shè)計(jì)能在一定的工藝條件下達(dá)到原設(shè)計(jì)要求；第8章介紹了可編程ASIC的設(shè)計(jì)方法；第9章介紹了數(shù)字通信中一些常用電路模塊的設(shè)計(jì)；第10章介紹了兩個(gè)ASIC設(shè)計(jì)實(shí)例。 該書(shū)可供各大專(zhuān)院校作為教材使用，也可供從事相關(guān)工作的人員作為參考用書(shū)使用。

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