專用集成電路設計

前言

　　在電子信息技術(shù)高度發(fā)展的今天，專用集成電路（ASIC）無處不在。可以說，電子信息新技術(shù)的應用必定以其專用集成電路的成功設計與應用為前提。大規(guī)模專用集成電路的應用大大提高了電子設備和系統(tǒng)的穩(wěn)定性及可靠性，同時大大減小了體積，降低了功耗和成本。專用集成電路設計與應用已成為電子信息相關企業(yè)具備自主知識產(chǎn)權(quán)、提高產(chǎn)品競爭力、推動新技術(shù)應用的關鍵?！　”緯?0章。第1章介紹了ASIC設計的概念與設計開發(fā)流程；第2章第3章介紹了目前ASIC設計中應用最廣泛的兩種硬件描述語言――VHDL和Verilog HDL語言；第4章介紹了如何將硬件描述語言編寫的程序，在一定的工藝環(huán)境下綜合成邏輯電路的方法；第5章介紹了仿真技術(shù)，即驗證所做的設計是否正確的方法；第6章介紹了集成電路的測試設計；第7章介紹了如何通過布局布線調(diào)整，使所做的設計能在一定的工藝條件下達到原設計要求；第8章介紹了可編程ASIC的設計方法；第9章介紹了數(shù)字通信中一些常用電路模塊的設計；第10章介紹了兩個ASIC設計實例。　　本書由曾烈光主編，并編寫了第1章；副主編金德鵬編寫了第2章和第3章；王鵬編寫了第4章和第5章；張凡編寫了第6章；李濟世編寫了第7章；蘇厲編寫了第8章和第9章，陳文濤編寫了第10章。華中科技大學出版社的同志為本書出版付出了辛勤勞動，在此一并表示感謝?！　∠抻谧髡咚胶蜁r間倉促，書中難免有錯誤和不妥之處，敬請讀者批評指正?！　∽髡摺　?008年5月

內(nèi)容概要

　　《信息與通信工程研究生規(guī)劃教材：專用集成電路設計》主要以數(shù)字專用集成電路設計技術(shù)為目標，介紹了專用集成電路的設計流程、設計工具與設計方法。

書籍目錄

第1章　ASIC設計概述1.1　ASIC概述1.2　ASIC類型1.3　ASIC開發(fā)流程1.4　ASIC發(fā)展狀況1.4.1　制造工藝1.4.2　EDA技術(shù)1.4.3　IP技術(shù)1.4.4　SoC/NoC1.4.5　信號完整性第2章　VHDL2.1 VHDL概述2.1.1　VHDL的特點2.1.2　用VHDL進行電路設計的主要流程2.2　VHDL的基本模型結(jié)構(gòu)2.2.1　庫和程序包2.2.2　實體說明2.2.3　結(jié)構(gòu)體2.3　VHDL的基本語法2.3.1　VHDL的標識符2.3.2　VHDL的常數(shù)及信號、變量2.3.3　VHDL的數(shù)據(jù)類型2.3.4　VHDL的運算操作符2.4　VHDL的基本語句2.4.1　并行語句2.4.2　順序語句2.5　VHDL子程序2.5.1　VHDL的函數(shù)2.5.2　過程2.6　VHDL配置、模擬周期、delta延時及延時表示2.6.1　VHDL配置2.6.2　VHDL的模擬周期、delta延時2.6.3　VHDL的延時表示2.7　VHDL的基本邏輯電路設計2.7.1　組合電路設計2.7.2　時序電路的設計2.7.3　存儲器的描述第3章　Verilog HDL3.1　Verilog HDL概述3.2　Verilog HDL基本模型結(jié)構(gòu)3.3　Verilog HDL的標識符及數(shù)字表示3.4　Verilog HDL的數(shù)據(jù)類型3.5　Verilog HDL的操作運算符3.6　Verilog HDL的基本語句3.6.1　賦值語句3.6.2　條件語句3.6.3　case語句3.6.4　循環(huán)語句3.6.5　結(jié)構(gòu)體說明語句3.6.6　塊語句3.6.7　wait語句3.6.8　任務和函數(shù)3.6.9　系統(tǒng)函數(shù)與編譯向?qū)?.6.10　Verilog HDL中的延時表示3.7　Verilog HDL基本電路單元設計3.7.1　組合電路的設計3.7.2　時序電路的設計第4章　邏輯綜合4.1　邏輯綜合概述4.1.1　邏輯綜合定義及發(fā)展4.1.2　邏輯綜合的步驟4.2　組合邏輯綜合4.2.1　VHDL描述和可綜合組合邏輯電路4.2.2　Verilog HDL與可綜合組合邏輯電路4.3　時序邏輯綜合4.3.1　VHDL與可綜合時序邏輯電路4.3.2　Verilog HDL與可綜合時序邏輯電路4.4　三態(tài)器件的綜合4.5　存儲器的綜合4.5.1　VHDL存儲器綜合4.5.2　Verilog HDL存儲器綜合4.6　有限狀態(tài)機的綜合4.6.1　VHDL描述有限狀態(tài)機4.6.2　Verilog HDL描述有限狀態(tài)機4.7　邏輯綜合的優(yōu)化4.7.1　優(yōu)化約束的作用4.7.2　優(yōu)化策略4.8　代碼風格對邏輯綜合的影響4.8.1　基本的if和case代碼編寫4.8.2　對遲到信號的if和case代碼編寫4.8.3　邏輯功能塊的代碼編寫4.8.4　一般代碼編寫指導原則4.9　綜合工具簡介4.9.1　DC的工作步驟4.9.2　自頂向下和自底向上綜合4.9.3　DC基本命令介紹第5章　仿真5.1　仿真的類型5.2　邏輯仿真的工作原理5.3　測試平臺的建模5.3.1　測試建模歸類5.3.2　激勵與響應5.3.3　構(gòu)建測試矢量5.4　邏輯仿真的單元模型5.4.1　基本模型5.4.2　Synopsys模型5.4.3　Verilog HDL和VHDL模型5.4.4　VITAL模型5.5　延時模型5.6　靜態(tài)時序分析5.6.1　使用靜態(tài)時序分析的必要性5.6.2　靜態(tài)時序分析的基本概念5.6.3　靜態(tài)時序分析工具Prime Time簡介5.7　形式驗證5.7.1　形式驗證的原理5.7.2　Formality介紹5.8　再談動態(tài)仿真5.8.1　加速仿真驗證方法介紹5.8.2　根據(jù)設計選擇仿真形式5.8.3　嵌入式縮短自測試方法第6章　測試6.1　測試概述6.1.1　可測性設計6.1.2　DFT方案選取原則6.2　邊界掃描測試6.2.1　原理6.2.2　邊界掃描單元6.3　內(nèi)建自測試6.3.1　原理6.3.2　存儲器內(nèi)建自測試6.4　掃描測試6.4.1　掃描測試原理6.4.2　掃描測試分類6.5　IP core的測試6.5.1　IP core6.5.2　IP core的可測性設計6.5.3　測試訪問6.6　生產(chǎn)測試第7章　布局布線7.1　概述7.2　設計流程7.3　ASIC布局7.3.1　ASIC管芯7.3.2　布局規(guī)劃7.3.3　布局算法7.4　ASIC布線7.4.1　布線算法7.4.2　特殊網(wǎng)絡布線7.5　布圖檢查7.5.1　設計檢查7.5.2　沖突7.5.3　天線效應第8章　可編程ASIC設計8.1　可編程ASIC的種類及基本特征8.2　可編程ASIC的邏輯單元8.2.1　基于乘積項的PLD結(jié)構(gòu)8.2.2　基于查找表的PLD結(jié)構(gòu)8.3　可編程ASIC的輸入輸出8.4　可編程器件的編程方式8.4.1　主動串行配置方式8.4.2　被動串行配置方式8.4.3　JTAG配置方式8.4.4　被動并行異步配置方式8.4.5　快速被動并行配置方式8.5　可編程ASIC的設計流程8.6　可編程ASIC設計軟件簡介8.6.1　設計輸入8.6.2　邏輯綜合8.6.3　布局布線8.6.4　功耗分析8.6.5　硬件調(diào)試8.6.6　工程變更管理8.6.7　仿真8.6.8　時序收斂8.6.9　靜態(tài)時序分析8.6.10　編程配置第9章　通信ASIC設計9.1　數(shù)字通信系統(tǒng)的基本結(jié)構(gòu)9.2　同步電路設計9.3　FIFO設計9.3.1　同步FIFO設計9.3.2　異步FIFO設計9.4　調(diào)整電路設計9.5　編譯碼器設計9.6　調(diào)制和解調(diào)9.7　通信ASIC設計的一般方法9.7.1　系統(tǒng)化設計9.7.2　同步設計9.7.3　并行設計第10章　設計舉例10.1　簡單CPU的設計10.1.1　設計任務10.1.2　微處理器硬件系統(tǒng)及原理10.1.3　處理器指令系統(tǒng)及功能10.1.4　示范程序10.1.5　處理器的設計10.1.6　系統(tǒng)輸入輸出10.1.7　設計思路及源程序10.1.8　驗證程序設計及仿真結(jié)果10.2　FIR濾波器的設計10.2.1　設計要求10.2.2　設計工具10.2.3　總體設計思路10.2.4　系統(tǒng)結(jié)構(gòu)與模塊劃分10.2.5　模塊設計與信號定義10.2.6　測試平臺10.2.7　功能仿真結(jié)果10.2.8　綜合結(jié)果10.2.9　后仿真結(jié)果10.2.10　結(jié)論10.2.11　源代碼附錄A　IEEE資源庫附錄B　VHDL保留的關鍵字附錄C　Verilog HDL保留的關鍵字

章節(jié)摘錄

　　第一章　稅收概述　　第一節(jié)　稅收的概念和特征　　一、稅收的概念　　稅收，歷史上曾稱賦稅、租稅、捐稅等。它是國家為了實現(xiàn)其職能，憑借政治權(quán)力，按照預先規(guī)定的標準，強制向單位和個人征收實物或貨幣所形成的特定分配關系。稅收不僅是國家取得財政收入的主要手段，而且是國家實行宏觀調(diào)控的重要經(jīng)濟杠桿。理解稅收的本質(zhì)應注意以下要點?！　。?）稅收是國家取得財政收入的一種最重要的形式。國家出現(xiàn)以后，為確保國家行使公共權(quán)力，維持國家機器的運轉(zhuǎn)，實現(xiàn)其職能，就必須采用適當而有效的方式取得財政收入，稅收便是最可靠、最有效的一種方式。國家的歷史也無不證明如此。因此，馬克思曾經(jīng)指出：“國家存在的經(jīng)濟體現(xiàn)就是捐稅”。①　?。?）國家征稅的依據(jù)是政治權(quán)力而不是財產(chǎn)權(quán)利。稅收關系通過法律表現(xiàn)為稅收法律關系，屬于上層建筑范疇，具有“權(quán)力關系”的性質(zhì)，即稅收以國家政治權(quán)’力為依據(jù)，體現(xiàn)國家意志?！　∪魏我环N收入的分配都必須憑借一定的權(quán)力（權(quán)利）。例如地租是憑借對土地的所有權(quán)取得的收入，利潤是憑借對生產(chǎn)資料的占有權(quán)而取得的收入，利息是憑借對資金的占有而取得的收人。稅收分配也必須基于一定的權(quán)力（權(quán)利）。稅收的本質(zhì)表現(xiàn)為一種分配活動，這種分配憑借的不是所有者權(quán)利即財產(chǎn)權(quán)利，而是國家的政治權(quán)力。正是由于這一點，國家征稅才不受所有者權(quán)利的約束，才可以憑借政治權(quán)力制定稅法，優(yōu)先對剩余產(chǎn)品進行第一層次的分配。國家憑借政治權(quán)力征稅是一切國家稅收的共性。它是國家的本質(zhì)屬性，無論任何社會制度，這一點始終是同一的。

編輯推薦

　　本書共10章。第1章介紹了ASIC設計的概念與設計開發(fā)流程；第2、第3章介紹了目前ASIC設計中應用最廣泛的兩種硬件描述語言——VHDL，和Verilog HDL語言；第4章介紹了如何將硬件描述語言編寫的程序，在一定的工藝環(huán)境下綜合成邏輯電路的方法；第5章介紹了仿真技術(shù)，即驗證所做的設計是否正確的方法；第6章介紹了集成電路的測試設計；第7章介紹了如何通過布局布線調(diào)整，使所做的設計能在一定的工藝條件下達到原設計要求；第8章介紹了可編程ASIC的設計方法；第9章介紹了數(shù)字通信中一些常用電路模塊的設計；第10章介紹了兩個ASIC設計實例。 該書可供各大專院校作為教材使用，也可供從事相關工作的人員作為參考用書使用。

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