Verilog HDL與數字ASIC設計基礎

內容概要

　　本書從實用的角度介紹了硬件描述語言Verilog HDL基礎知識，并重點介紹了可以綜合成為硬件電路的語法結構、語句與建模方法。以Altera公司的產品為例，介紹了CPLD／FPGA器件的結構、配置方法、下載電路和Quartus Ⅱ等EDA軟件的使用方法?！　”緯奶攸c是內容先進、方法實用、易讀易懂、實踐性強，能夠使讀者快速入門，逐步掌握Verilog HDL和CPLD／FPGA的基礎知識、設計流程和建模方法，熟悉用EDA方法設計數字系統(tǒng)的技巧。本書不僅注重基礎知識的介紹，而且力求向讀者系統(tǒng)地講解Vetilog HDL在數字系統(tǒng)設計方面的實際應用?！　”緯捎米鞲叩葘W校電氣信息類等專業(yè)高年級本、?？粕慕滩幕蚪虒W參考書，也可以作為電子線路課程設計、電子設計大賽、電子系統(tǒng)設計工程技術人員學習EDA技術的參考書。

書籍目錄

第1章　概述1.1　EDA技術的發(fā)展1.2　硬件描述語言1.2.1　HDL的發(fā)展1.2.2　HDL的內容與特點1.3　可編程邏輯器件與專用集成電路1.3.1　可編程邏輯器件1.3.2　專用集成電路1.3.3　基于IP核復用技術的SOC芯片1.3.4　FPGA／CPLD與ASIC設計流程1.4　數字系統(tǒng)設計方法1.4.1　數字系統(tǒng)的組成1.4.2　自下而上的設計方法1.4.3　自上而下的設計方法1.5　EDA設計工具的選擇思考題和習題一第2章　Verilog HDL基礎2.1　Verilog HDL的基本語法規(guī)則2.1.1　詞法規(guī)定2.1.2　邏輯值集合2.1.3　常量及其表示2.1.4　變量的數據類型2.2　Verilog HDL運算符2.2.1　算術運算符2.2.2　相等與全等運算符2.2.3　邏輯運算符2.2.4　位運算符2.2.5　縮位運算符2.2.6　位拼接運算符2.2.7　運算符的優(yōu)先級別2.3　Verilog HDL程序的基本結構2.3.1　Verilog HDL程序的基本結構2.3.2　簡單Verilog HDL程序實例2.4　邏輯功能的仿真與測試2.4.1　使用QuartusⅡ軟件進行仿真2.4.2　使用ModelSim軟件進行仿真思考題和習題二第3章　Verilog HDL常甩建模方式3.1　Verilog HDL結構級建模3.1.1　多輸人門3.1.2　多輸出門3.1.3　三態(tài)門3.1.4　門級建模設計舉例3.1.5　分層次的電路設計方法簡介3.2　Verilog HDL數據流建模3.2.1　數據流建模的基本語句3.2.2　數據流建模舉例3.3　Verilog HDL行為級建模3.3.1　行為級建模的基本語句3.3.2　觸發(fā)器和移位寄存器的建模3.3.3　計數器的建模3.3.4　FIFP的建模3.4　Verilog HDL函數與任務的使用3.4.1　函數（function）說明語句3.4.2　任務（task）說明語句思考題和習題三第4章　有限狀態(tài)機設計4.1　狀態(tài)機的基本概念4.1.1　狀態(tài)機的基本結構及類型4.1.2　狀態(tài)機的狀態(tài)圖表示法4.1.3　狀態(tài)機的設計步驟4.2　基于Verilog HDL的狀態(tài)機描述方法4.2.1　狀態(tài)圖的建立過程4.2.2　推薦的狀態(tài)圖描述方法4.3　狀態(tài)機設計中的關鍵技術4.3.1　狀態(tài)編碼4.3.2　消除輸出端產生的毛刺4.3.3　使用One-hot編碼方案設計狀態(tài)機4.4　狀態(tài)機設計舉例4.4.1　汽車尾燈控制電路設計4.4.2　十字路口交通燈控制電路設計4.4.3　串行D／A轉換器邏輯控制電路設計思考題和習題四第5章　Altera公司的CPLD／FPGA5.1　可編程邏輯器件綜述5.1.1　PLD發(fā)展簡史5.1.2　PLD的表示方法5.1.3　PLD的與一或陣列結構5.1.4　與一或陣列實現組合邏輯函數的原理5.1.5　PLD器件實現時序邏輯電路的基本原理5.1.6　通用型GAL器件的基本結構5.2　MAX7000S系列器件結構5.2.1　Altera公司的產品簡介5.2.2　MAX7000S系列器件結構5.3　MAX3000A系列器件結構5.3.1　器件概述5.3.2　MAX3000A系列器件的結構特點5.4　FLEX10K系列器件結構5.4.1　FPGA實現邏輯函數的基本原理5.4.2　FLEX10K系列器件結構5.5　Cyclone系列器件結構5.5.1　功能描述5.5.2　Cyclone系列器件結構5.6　MAX Ⅱ系列器件5.6.1　功能描述5.6.2　MAX Ⅱ系列器件結構5.7　FPGA最小系統(tǒng)電路設計5.7.1　電源電路和LED指示燈電路5.7.2　復位電路5.7.3　外部時鐘振蕩電路5.7.4　FPGA的下載配置電路5.7.5　用戶擴展接口5.7.6　FPGA芯片與各模塊的接口電路思考題和習題五第6章　Altera FPGA器件的配置6.1　配置方式與配置過程6.1.1　配置方式6.1.2　配置過程6.2　配置接口電路6.2.1　主動串行（AS）配置6.2.2　被動串行（PS）配置6.2.3　快速被動并行（FPP）配置6.2.4　被動并行異步（PPA）配置6.2.5　JTAG配置6.2.6　配置電路設計注意事項6.3　FPGA的配置存儲器與ByteBlaster Ⅱ下載電纜6.3.1　FPGA的配置存儲器6.3.2　ByteBlaster Ⅱ下載電纜的使用6.3.3　ByteBlaster Ⅱ下載電纜的電路原理圖6.4　配置軟件的設置與配置文件6.4.1　配置模式與配置存儲器的選擇6.4.2　復用配置引腳的處理6.4.3　通用配置選項6.4.4　配置文件思考題和習題六第7章　Quartus Ⅱ6.0軟件的使用7.1　設計流程概述7.2　設計與仿真的過程7.2.1　使用向導建立新工程7.2.2　輸入設計文件7.2.3　編譯前的設置7.2.4　編譯設計文件7.2.5　設計項目的仿真驗證7.2.6　應用RTL觀察器查看電路圖7.3　引腳分配與器件編程7.3.1　引腳分配7.3.2　器件編程7.4　Altera宏功能模塊的使用7.4.1　嵌入式鎖相環(huán)ALTPLL宏功能模塊的調用7.4.2　嵌入式LPM＿FIFO宏功能模塊的調用思考題和習題七第8章　數字電路與系統(tǒng)的設計實例8.1　籃球競賽30秒定時器設計與實現8.1.1　定時器的功能要求8.1.2　設計分析8.1.3　邏輯設計8.1.4　設計實現8.2　多位LED顯示器的動態(tài)掃描譯碼電路設計8.2.1　功能要求8.2.2　設計分析8.2.3　邏輯設計8.2.4　設計實現8.3　CPLD與矩陣式鍵盤接口電路的設計8.3.1　接口電路的功能要求8.3.2　接口電路的分析8.3.3　接口電路的邏輯設計8.4　多功能數字鐘電路的分層次設計8.4.1　數字鐘的功能要求8.4.2　設計分析8.4.3　數字鐘主體電路邏輯設計8.4.4　功能擴展電路邏輯設計8.4.5　多功能數字鐘頂層電路設計8.5　頻率計的設計8.5.1　頻率計的功能要求8.5.2　設計分析8.5.3　頻率計主體電路邏輯設計8.5.4　頻率計頂層電路設計8.6　DDS函數信號發(fā)生器的設計8.6.1　DDS的功能要求8.6.2　設計分析8.6.3　各主要模塊的邏輯設計8.6.4　DDS函數信號發(fā)生器頂層設計第9章　異步串口通信及UART實現9.1　UART接口實現原理9.1.1　串行通信的概念9.1.2　基本的UART通信協議9.2　UART接口模塊的層次化設計9.2.1　UART接口的功能模塊劃分9.2.2　配置文件UART＿INC.H9.2.3　頂層模塊的功能描述UART.V9.2.4　接收模塊的功能描述U＿REC.V9.2.5　發(fā)送模塊的功能描述U＿XMIT.V9.2.6　波特率變換模塊的功能描述BAUD.V9.2.7　微處理器接口模塊的功能描述9.3　對UART接口模塊的功能仿真9.3.1　對接收模塊的功能仿真9.3.2　對發(fā)送模塊的功能仿真9.3.3　對波特率變換模塊的功能仿真9.3.4　對微處理器接口模塊的功能仿真9.3.5　對UART接口模塊的功能仿真9.4　邏輯綜合與時序仿真9.5　下載與驗證測試9.5.1　驗證系統(tǒng)概述9.5.2　驗證結果第10章　數字電路與數字系統(tǒng)實驗實驗一　基本數字電路設計實驗二　跑馬燈電路設計實驗三　有限狀態(tài)機設計實驗四　多功能數字鐘設計實驗五　FPGA與PC串口通信實驗實驗六　基于FPGA的DDS信號源設計實驗七　數字頻率相位測量儀的設計附錄A　Verilog HDL關鍵字附錄B　常用EDA軟件使用指南B.1　仿真軟件ModelSim 6.0的使用B.1.1　設計與仿真流程B.1.2　對層次化設計的仿真B.1.3　布線后的時序仿真B.2　邏輯綜合軟件LeonardoSpectrtim的使用附錄C　Altera DE2開發(fā)板的使用說明C.1　Altera DE2開發(fā)板的結構與測試C.1.1　DE2開發(fā)板的結構C.1.2　DE2開發(fā)板的測試C.2　DE2開發(fā)板上FPGA的引腳與其他資源的連接C.3　FPGA芯片：EP2C35的配置方法參考文獻

章節(jié)摘錄

　　第1章　概述1.2　硬件描述語言　　1.2.2　HDL的內容與特點　　硬件描述語言（HDL）是為描述數字系統(tǒng)的行為而且經過優(yōu)化的一種編程語言。它是硬件電路設計人員與電子設計自動化（EDA）工具之間溝通的橋梁，其主要目的是用來編寫設計文件、建立電子系統(tǒng)行為級的仿真模型，對用Verilog　HDL或VHDL建模的復雜數字邏輯進行仿真，然后利用邏輯綜合工具自動生成符合要求且在電路結構上可以實現的數字邏輯網表（Netlist）。

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