Verilog HDL與數(shù)字ASIC設(shè)計(jì)基礎(chǔ)

內(nèi)容概要

　　本書(shū)從實(shí)用的角度介紹了硬件描述語(yǔ)言Verilog HDL基礎(chǔ)知識(shí)，并重點(diǎn)介紹了可以綜合成為硬件電路的語(yǔ)法結(jié)構(gòu)、語(yǔ)句與建模方法。以Altera公司的產(chǎn)品為例，介紹了CPLD／FPGA器件的結(jié)構(gòu)、配置方法、下載電路和Quartus Ⅱ等EDA軟件的使用方法。　　本書(shū)的特點(diǎn)是內(nèi)容先進(jìn)、方法實(shí)用、易讀易懂、實(shí)踐性強(qiáng)，能夠使讀者快速入門(mén)，逐步掌握Verilog HDL和CPLD／FPGA的基礎(chǔ)知識(shí)、設(shè)計(jì)流程和建模方法，熟悉用EDA方法設(shè)計(jì)數(shù)字系統(tǒng)的技巧。本書(shū)不僅注重基礎(chǔ)知識(shí)的介紹，而且力求向讀者系統(tǒng)地講解Vetilog HDL在數(shù)字系統(tǒng)設(shè)計(jì)方面的實(shí)際應(yīng)用?！　”緯?shū)可用作高等學(xué)校電氣信息類等專業(yè)高年級(jí)本、?？粕慕滩幕蚪虒W(xué)參考書(shū)，也可以作為電子線路課程設(shè)計(jì)、電子設(shè)計(jì)大賽、電子系統(tǒng)設(shè)計(jì)工程技術(shù)人員學(xué)習(xí)EDA技術(shù)的參考書(shū)。

書(shū)籍目錄

第1章　概述1.1　EDA技術(shù)的發(fā)展1.2　硬件描述語(yǔ)言1.2.1　HDL的發(fā)展1.2.2　HDL的內(nèi)容與特點(diǎn)1.3　可編程邏輯器件與專用集成電路1.3.1　可編程邏輯器件1.3.2　專用集成電路1.3.3　基于IP核復(fù)用技術(shù)的SOC芯片1.3.4　FPGA／CPLD與ASIC設(shè)計(jì)流程1.4　數(shù)字系統(tǒng)設(shè)計(jì)方法1.4.1　數(shù)字系統(tǒng)的組成1.4.2　自下而上的設(shè)計(jì)方法1.4.3　自上而下的設(shè)計(jì)方法1.5　EDA設(shè)計(jì)工具的選擇思考題和習(xí)題一第2章　Verilog HDL基礎(chǔ)2.1　Verilog HDL的基本語(yǔ)法規(guī)則2.1.1　詞法規(guī)定2.1.2　邏輯值集合2.1.3　常量及其表示2.1.4　變量的數(shù)據(jù)類型2.2　Verilog HDL運(yùn)算符2.2.1　算術(shù)運(yùn)算符2.2.2　相等與全等運(yùn)算符2.2.3　邏輯運(yùn)算符2.2.4　位運(yùn)算符2.2.5　縮位運(yùn)算符2.2.6　位拼接運(yùn)算符2.2.7　運(yùn)算符的優(yōu)先級(jí)別2.3　Verilog HDL程序的基本結(jié)構(gòu)2.3.1　Verilog HDL程序的基本結(jié)構(gòu)2.3.2　簡(jiǎn)單Verilog HDL程序?qū)嵗?.4　邏輯功能的仿真與測(cè)試2.4.1　使用QuartusⅡ軟件進(jìn)行仿真2.4.2　使用ModelSim軟件進(jìn)行仿真思考題和習(xí)題二第3章　Verilog HDL常甩建模方式3.1　Verilog HDL結(jié)構(gòu)級(jí)建模3.1.1　多輸人門(mén)3.1.2　多輸出門(mén)3.1.3　三態(tài)門(mén)3.1.4　門(mén)級(jí)建模設(shè)計(jì)舉例3.1.5　分層次的電路設(shè)計(jì)方法簡(jiǎn)介3.2　Verilog HDL數(shù)據(jù)流建模3.2.1　數(shù)據(jù)流建模的基本語(yǔ)句3.2.2　數(shù)據(jù)流建模舉例3.3　Verilog HDL行為級(jí)建模3.3.1　行為級(jí)建模的基本語(yǔ)句3.3.2　觸發(fā)器和移位寄存器的建模3.3.3　計(jì)數(shù)器的建模3.3.4　FIFP的建模3.4　Verilog HDL函數(shù)與任務(wù)的使用3.4.1　函數(shù)（function）說(shuō)明語(yǔ)句3.4.2　任務(wù)（task）說(shuō)明語(yǔ)句思考題和習(xí)題三第4章　有限狀態(tài)機(jī)設(shè)計(jì)4.1　狀態(tài)機(jī)的基本概念4.1.1　狀態(tài)機(jī)的基本結(jié)構(gòu)及類型4.1.2　狀態(tài)機(jī)的狀態(tài)圖表示法4.1.3　狀態(tài)機(jī)的設(shè)計(jì)步驟4.2　基于Verilog HDL的狀態(tài)機(jī)描述方法4.2.1　狀態(tài)圖的建立過(guò)程4.2.2　推薦的狀態(tài)圖描述方法4.3　狀態(tài)機(jī)設(shè)計(jì)中的關(guān)鍵技術(shù)4.3.1　狀態(tài)編碼4.3.2　消除輸出端產(chǎn)生的毛刺4.3.3　使用One-hot編碼方案設(shè)計(jì)狀態(tài)機(jī)4.4　狀態(tài)機(jī)設(shè)計(jì)舉例4.4.1　汽車尾燈控制電路設(shè)計(jì)4.4.2　十字路口交通燈控制電路設(shè)計(jì)4.4.3　串行D／A轉(zhuǎn)換器邏輯控制電路設(shè)計(jì)思考題和習(xí)題四第5章　Altera公司的CPLD／FPGA5.1　可編程邏輯器件綜述5.1.1　PLD發(fā)展簡(jiǎn)史5.1.2　PLD的表示方法5.1.3　PLD的與一或陣列結(jié)構(gòu)5.1.4　與一或陣列實(shí)現(xiàn)組合邏輯函數(shù)的原理5.1.5　PLD器件實(shí)現(xiàn)時(shí)序邏輯電路的基本原理5.1.6　通用型GAL器件的基本結(jié)構(gòu)5.2　MAX7000S系列器件結(jié)構(gòu)5.2.1　Altera公司的產(chǎn)品簡(jiǎn)介5.2.2　MAX7000S系列器件結(jié)構(gòu)5.3　MAX3000A系列器件結(jié)構(gòu)5.3.1　器件概述5.3.2　MAX3000A系列器件的結(jié)構(gòu)特點(diǎn)5.4　FLEX10K系列器件結(jié)構(gòu)5.4.1　FPGA實(shí)現(xiàn)邏輯函數(shù)的基本原理5.4.2　FLEX10K系列器件結(jié)構(gòu)5.5　Cyclone系列器件結(jié)構(gòu)5.5.1　功能描述5.5.2　Cyclone系列器件結(jié)構(gòu)5.6　MAX Ⅱ系列器件5.6.1　功能描述5.6.2　MAX Ⅱ系列器件結(jié)構(gòu)5.7　FPGA最小系統(tǒng)電路設(shè)計(jì)5.7.1　電源電路和LED指示燈電路5.7.2　復(fù)位電路5.7.3　外部時(shí)鐘振蕩電路5.7.4　FPGA的下載配置電路5.7.5　用戶擴(kuò)展接口5.7.6　FPGA芯片與各模塊的接口電路思考題和習(xí)題五第6章　Altera FPGA器件的配置6.1　配置方式與配置過(guò)程6.1.1　配置方式6.1.2　配置過(guò)程6.2　配置接口電路6.2.1　主動(dòng)串行（AS）配置6.2.2　被動(dòng)串行（PS）配置6.2.3　快速被動(dòng)并行（FPP）配置6.2.4　被動(dòng)并行異步（PPA）配置6.2.5　JTAG配置6.2.6　配置電路設(shè)計(jì)注意事項(xiàng)6.3　FPGA的配置存儲(chǔ)器與ByteBlaster Ⅱ下載電纜6.3.1　FPGA的配置存儲(chǔ)器6.3.2　ByteBlaster Ⅱ下載電纜的使用6.3.3　ByteBlaster Ⅱ下載電纜的電路原理圖6.4　配置軟件的設(shè)置與配置文件6.4.1　配置模式與配置存儲(chǔ)器的選擇6.4.2　復(fù)用配置引腳的處理6.4.3　通用配置選項(xiàng)6.4.4　配置文件思考題和習(xí)題六第7章　Quartus Ⅱ6.0軟件的使用7.1　設(shè)計(jì)流程概述7.2　設(shè)計(jì)與仿真的過(guò)程7.2.1　使用向?qū)Ы⑿鹿こ?.2.2　輸入設(shè)計(jì)文件7.2.3　編譯前的設(shè)置7.2.4　編譯設(shè)計(jì)文件7.2.5　設(shè)計(jì)項(xiàng)目的仿真驗(yàn)證7.2.6　應(yīng)用RTL觀察器查看電路圖7.3　引腳分配與器件編程7.3.1　引腳分配7.3.2　器件編程7.4　Altera宏功能模塊的使用7.4.1　嵌入式鎖相環(huán)ALTPLL宏功能模塊的調(diào)用7.4.2　嵌入式LPM＿FIFO宏功能模塊的調(diào)用思考題和習(xí)題七第8章　數(shù)字電路與系統(tǒng)的設(shè)計(jì)實(shí)例8.1　籃球競(jìng)賽30秒定時(shí)器設(shè)計(jì)與實(shí)現(xiàn)8.1.1　定時(shí)器的功能要求8.1.2　設(shè)計(jì)分析8.1.3　邏輯設(shè)計(jì)8.1.4　設(shè)計(jì)實(shí)現(xiàn)8.2　多位LED顯示器的動(dòng)態(tài)掃描譯碼電路設(shè)計(jì)8.2.1　功能要求8.2.2　設(shè)計(jì)分析8.2.3　邏輯設(shè)計(jì)8.2.4　設(shè)計(jì)實(shí)現(xiàn)8.3　CPLD與矩陣式鍵盤(pán)接口電路的設(shè)計(jì)8.3.1　接口電路的功能要求8.3.2　接口電路的分析8.3.3　接口電路的邏輯設(shè)計(jì)8.4　多功能數(shù)字鐘電路的分層次設(shè)計(jì)8.4.1　數(shù)字鐘的功能要求8.4.2　設(shè)計(jì)分析8.4.3　數(shù)字鐘主體電路邏輯設(shè)計(jì)8.4.4　功能擴(kuò)展電路邏輯設(shè)計(jì)8.4.5　多功能數(shù)字鐘頂層電路設(shè)計(jì)8.5　頻率計(jì)的設(shè)計(jì)8.5.1　頻率計(jì)的功能要求8.5.2　設(shè)計(jì)分析8.5.3　頻率計(jì)主體電路邏輯設(shè)計(jì)8.5.4　頻率計(jì)頂層電路設(shè)計(jì)8.6　DDS函數(shù)信號(hào)發(fā)生器的設(shè)計(jì)8.6.1　DDS的功能要求8.6.2　設(shè)計(jì)分析8.6.3　各主要模塊的邏輯設(shè)計(jì)8.6.4　DDS函數(shù)信號(hào)發(fā)生器頂層設(shè)計(jì)第9章　異步串口通信及UART實(shí)現(xiàn)9.1　UART接口實(shí)現(xiàn)原理9.1.1　串行通信的概念9.1.2　基本的UART通信協(xié)議9.2　UART接口模塊的層次化設(shè)計(jì)9.2.1　UART接口的功能模塊劃分9.2.2　配置文件UART＿INC.H9.2.3　頂層模塊的功能描述UART.V9.2.4　接收模塊的功能描述U＿REC.V9.2.5　發(fā)送模塊的功能描述U＿XMIT.V9.2.6　波特率變換模塊的功能描述BAUD.V9.2.7　微處理器接口模塊的功能描述9.3　對(duì)UART接口模塊的功能仿真9.3.1　對(duì)接收模塊的功能仿真9.3.2　對(duì)發(fā)送模塊的功能仿真9.3.3　對(duì)波特率變換模塊的功能仿真9.3.4　對(duì)微處理器接口模塊的功能仿真9.3.5　對(duì)UART接口模塊的功能仿真9.4　邏輯綜合與時(shí)序仿真9.5　下載與驗(yàn)證測(cè)試9.5.1　驗(yàn)證系統(tǒng)概述9.5.2　驗(yàn)證結(jié)果第10章　數(shù)字電路與數(shù)字系統(tǒng)實(shí)驗(yàn)實(shí)驗(yàn)一　基本數(shù)字電路設(shè)計(jì)實(shí)驗(yàn)二　跑馬燈電路設(shè)計(jì)實(shí)驗(yàn)三　有限狀態(tài)機(jī)設(shè)計(jì)實(shí)驗(yàn)四　多功能數(shù)字鐘設(shè)計(jì)實(shí)驗(yàn)五　FPGA與PC串口通信實(shí)驗(yàn)實(shí)驗(yàn)六　基于FPGA的DDS信號(hào)源設(shè)計(jì)實(shí)驗(yàn)七　數(shù)字頻率相位測(cè)量?jī)x的設(shè)計(jì)附錄A　Verilog HDL關(guān)鍵字附錄B　常用EDA軟件使用指南B.1　仿真軟件ModelSim 6.0的使用B.1.1　設(shè)計(jì)與仿真流程B.1.2　對(duì)層次化設(shè)計(jì)的仿真B.1.3　布線后的時(shí)序仿真B.2　邏輯綜合軟件LeonardoSpectrtim的使用附錄C　Altera DE2開(kāi)發(fā)板的使用說(shuō)明C.1　Altera DE2開(kāi)發(fā)板的結(jié)構(gòu)與測(cè)試C.1.1　DE2開(kāi)發(fā)板的結(jié)構(gòu)C.1.2　DE2開(kāi)發(fā)板的測(cè)試C.2　DE2開(kāi)發(fā)板上FPGA的引腳與其他資源的連接C.3　FPGA芯片：EP2C35的配置方法參考文獻(xiàn)

章節(jié)摘錄

　　第1章　概述1.2　硬件描述語(yǔ)言　　1.2.2　HDL的內(nèi)容與特點(diǎn)　　硬件描述語(yǔ)言（HDL）是為描述數(shù)字系統(tǒng)的行為而且經(jīng)過(guò)優(yōu)化的一種編程語(yǔ)言。它是硬件電路設(shè)計(jì)人員與電子設(shè)計(jì)自動(dòng)化（EDA）工具之間溝通的橋梁，其主要目的是用來(lái)編寫(xiě)設(shè)計(jì)文件、建立電子系統(tǒng)行為級(jí)的仿真模型，對(duì)用Verilog　HDL或VHDL建模的復(fù)雜數(shù)字邏輯進(jìn)行仿真，然后利用邏輯綜合工具自動(dòng)生成符合要求且在電路結(jié)構(gòu)上可以實(shí)現(xiàn)的數(shù)字邏輯網(wǎng)表（Netlist）。

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