數(shù)字電路EDA設(shè)計

內(nèi)容概要

　　顧斌，劉磊等主編的《數(shù)字電路EDA設(shè)計（第2版）》以提高高校學(xué)生的數(shù)字電子系統(tǒng)工程設(shè)計能力為宗旨，對EDA技術(shù)基本知識、可編程邏輯器件的原理、硬件描述語言及其編程方法和數(shù)字電路EDA設(shè)計方法作了系統(tǒng)介紹。本書的特點是語言精練，實例豐富，深入淺出，注重實用，適合廣大高職院校學(xué)生的特點和教學(xué)改革方向?！　　稊?shù)字電路EDA設(shè)計（第2版）》共分6章，第1章為緒論，介紹EDA技術(shù)的基本知識；第2章以國內(nèi)市場占有率最高的兩類芯片，即Altera公司和Xilinx公司的典型芯片為例，介紹了CPLD與FPGA的基本原理；第3章介紹數(shù)字電路EDA開發(fā)工具，包含目前業(yè)界常用的工具軟件ModelSim與Quartus Ⅱ的使用，以及二者聯(lián)合使用的方法；第4章介紹了VHDL基本語法，并以具體實例解析VHDL的編程思想。第5章介紹基本邏輯電路的EDA實現(xiàn)方法，從語言編程、軟件仿真、硬件驗證三大步驟，對各類基本邏輯電路的EDA實現(xiàn)方法作了詳細的闡述；第6章是典型數(shù)字系統(tǒng)設(shè)計，通過豐富實用的典型案例介紹多種數(shù)字系統(tǒng)的設(shè)計方法。　　《數(shù)字電路EDA設(shè)計（第2版）》可作為高等職業(yè)院校電子類、通信類、電氣類、計算機技術(shù)類等工科專業(yè)學(xué)生的數(shù)字邏輯電路、VHDL程序設(shè)計、EDA技術(shù)等相關(guān)課程的。

書籍目錄

第1章  緒論1.1  概述1.2  EDA技術(shù)的應(yīng)用領(lǐng)域1.3  EDA的設(shè)計步驟1.4  TPOP-DOWN設(shè)計方法1.5  硬件描述語言1.5.1  ABEL-HDL1.5.2  Verilog-HDL1.5.3  VHDL1.5.4  Verilog-HDL和VHDL的比較1.6  可編程邏輯器件開發(fā)工具1.6.1 ispLEVER1.6.2 ISE1.6.3 Quartus Ⅱ1.7 IP核概述第2章  CPLD、FPGA芯片結(jié)構(gòu)2.1  Altera公司CPLD芯片2.1.1  概述2.1.2  功能描述2.1.3  邏輯陣列塊2.1.4  用戶Flash存儲區(qū)2.2  Xilinx公司Virtex-5系列FPGA2.2.1  概述2.2.2  可配置邏輯塊CLB2.2.3  輸入輸出模塊IOB2.2.4  Block RAM習(xí)題第3章  數(shù)字電路EDA開發(fā)工具3.1  ModelSim的設(shè)計過程3.1.1  新建工程與源文件3.1.2  ModelSim仿真3.2  Quartus Ⅱ的設(shè)計過程3.2.1  設(shè)計輸入3.2.2  編譯3.2.3  編譯前的約束設(shè)置3.2.4  仿真前的參數(shù)設(shè)置3.2.5  仿真3.2.6  引腳分配3.3  Quartus Ⅱ與ModelSim聯(lián)合仿真3.3.1  存儲器初始化文件3.3.2  MegaWizard Plus-In Manager定制ROM3.3.3  Quartus Ⅱ與ModelSim聯(lián)合仿真習(xí)題第4章  VHDL語言4.1  VHDL概述4.1.1  VHDL的特點4.1.2  VHDL語言的程序結(jié)構(gòu)4.1.3  VHDL程序的一般結(jié)構(gòu)4.2  實體定義相關(guān)語句4.2.1  類屬參數(shù)說明語句4.2.2  端口說明語句4.3  結(jié)構(gòu)體及子結(jié)構(gòu)語句4.3.1  結(jié)構(gòu)體的格式及構(gòu)造4.3.2  子結(jié)構(gòu)之塊(BLOCK)語句結(jié)構(gòu)4.3.3  子結(jié)構(gòu)之進程(PROCESS)語句結(jié)構(gòu)4.3.4  子結(jié)構(gòu)之子程序FUNCTION語句結(jié)構(gòu)4.3.5  子結(jié)構(gòu)之子程序PROCEDURE語句結(jié)構(gòu)4.4  程序包、庫及配置4.4.1  程序包4.4.2  庫4.4.3  配置4.5  VHDL的并行語句4.5.1  簡單信號賦值語句4.5.2  選擇信號賦值語句4.5.3  條件信號賦值語句4.5.4  元件例化語句4.5.5  生成語句4.6  VHDL中的順序語句4.6.1  順序賦值語句4.6.2  IF語句4.6.3  CASE語句4.6.4  WAIT語句4.6.5  LOOP語句4.7  VHDL語言的客體及其分類4.7.1  常數(shù)4.7.2  變量4.7.3  信號4.8  VHDL語言的標(biāo)準(zhǔn)數(shù)據(jù)類型4.8.1  位4.8.2  位矢量4.8.3  布爾量4.8.4  整數(shù)4.8.5  實數(shù)4.8.6  字符4.8.7  字符串4.8.8  時間4.8.9  錯誤等級4.9  VHDL用戶定義的數(shù)據(jù)類型4.9.1  枚舉類型4.9.2  整數(shù)類型4.9.3  數(shù)組4.9.4  用戶自定義子類型4.10  VHDI語言的運算操作符4.10.1  邏輯運算符4.10.2  算術(shù)運算符4.10.3  關(guān)系運算符習(xí)題第5章  基本數(shù)字電路的EDA實現(xiàn)5.1  基本門電路的設(shè)計5.2  觸發(fā)器的設(shè)計5.3  編碼器的設(shè)計5.3.1  BCD編碼器5.3.2  格雷碼編碼器5.4  譯碼器的設(shè)計5.4.1  二進制譯碼器5.4.2  數(shù)碼顯示譯碼器5.5  計數(shù)器的設(shè)計5.5.1  帶使能、清零、預(yù)置功能的計數(shù)器5.5.2  可逆計數(shù)器5.5.3  進制計數(shù)器5.6  移位寄存器的設(shè)計5.6.1  串入串出移位寄存器5.6.2  同步預(yù)置串行輸出移位寄存器5.6.3  循環(huán)移位寄存器5.6.4  雙向移位寄存器5.7  有限狀態(tài)機的設(shè)計5.7.1  莫爾型狀態(tài)機5.7.2  米里型狀態(tài)機5.7.3  Quartus Ⅱ觀察狀態(tài)轉(zhuǎn)換圖習(xí)題第6章  典型數(shù)字系統(tǒng)設(shè)計6.1  分頻電路6.1.1  偶數(shù)分頻6.1.2  奇數(shù)分頻6.1.3  X.5分頻6.1.4  6.5分頻器的硬件驗證6.2  交通燈控制器6.2.1  交通燈控制器的功能描述6.2.2  交通燈控制器的實現(xiàn)6.2.3  交通燈控制器的VHDL程序6.2.4  交通燈控制器的硬件驗證6.3  數(shù)字頻率計6.3.1  測頻原理6.3.2  頻率計的組成結(jié)構(gòu)分析6.3.3  頻率計的VHDL程序6.3.4  頻率計的仿真結(jié)果6.3.5  頻率計的硬件驗證6.4  實用數(shù)字鐘電路6.4.1  分頻模塊6.4.2  時鐘產(chǎn)生模塊6.4.3  數(shù)碼管顯示驅(qū)動模塊6.4.4  數(shù)字鐘的硬件驗證6.5  LCD接口控制電路6.5.1  1602字符LCM的內(nèi)部存儲器6.5.2  1602字符LCM的引腳6.5.3  1602 LCM指令系統(tǒng)6.5.4  1602 LCM控制過程6.5.5  1602顯示的硬件驗證6.6  串口通信6.6.1  異步串口數(shù)據(jù)傳送格式6.6.2  用VHDL描述RS-232C串口6.6.3  串口通信的VHDL程序仿真結(jié)果6.6.4  串口通信的硬件驗證6.7  2FSK信號產(chǎn)生器6.7.1  FSK基本原理6.7.2  2FSK信號產(chǎn)生器6.7.3  2FSK信號產(chǎn)生器的VHDL描述6.7.4  2FSK的仿真結(jié)果6.7.5  2FSK的硬件驗證習(xí)題附錄一  實驗電路板結(jié)構(gòu)圖附錄二  實驗板電氣原理圖附錄三  實驗板EPM240管腳定義表參考文獻

章節(jié)摘錄

版權(quán)頁：插圖：5.正弦信號的產(chǎn)生由于正弦波形式簡單，便于產(chǎn)生與接收，所以大多數(shù)數(shù)字通信系統(tǒng)都選擇正弦信號作為載波。本實例的受調(diào)載波即采用正弦信號。用數(shù)字電路和DAC變換器可以產(chǎn)生要求的模擬信號。根據(jù)抽樣定理可知，當(dāng)用模擬信號最大頻率兩倍以上的速率對該模擬信號采樣時，便可將原模擬信號不失真地恢復(fù)出來。本例要求得到的是兩個不同頻率的正弦信號，實驗中對正弦波每個周期采樣100個點，即采樣速率為原正弦信號頻率的100倍，因此完全可以在接收端將原正弦信號不失真地恢復(fù)出來，從而可以在接收端對FSK信號正確地解調(diào)。經(jīng)D／A轉(zhuǎn)換后，可以在示波器上觀察到比較理想的波形。本實驗中每個采樣點采用8位量化編碼，即8位分辨率。采樣點的個數(shù)與分辨率的大小主要取決于CPLD／FPGA器件的容量，其中分辨率的高低還與DAC的位數(shù)有關(guān)。實驗表明，采用8位分辨率和每周期100個采樣點可以滿足一般的實驗要求。具體的正弦信號產(chǎn)生器可以用狀態(tài)機來實現(xiàn)。按前面的設(shè)計思路，本實現(xiàn)方案共需100個狀態(tài)，每個狀態(tài)輸出一個正弦周期中某個時刻的正弦值。狀態(tài)機共有8位輸出（DACdata7至DACdatapo），經(jīng)DAC變換為模擬信號輸出。為得到一個純正弦波形，應(yīng)在DAC的輸出端加上一個低通濾波器，由于本例僅觀察FSK信號，因此省去了低通濾波器。

編輯推薦

《數(shù)字電路EDA設(shè)計(第2版)》是普通高等教育“十一五”國家級規(guī)劃教材。

圖書封面

圖書標(biāo)簽Tags

無

評論、評分、閱讀與下載

---

    數(shù)字電路EDA設(shè)計 PDF格式下載

---