VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計

前言

本書第一版撰寫于1997年，1999年進行了一次修訂。當時作者試圖打破傳統(tǒng)的電子電路設(shè)計概念，將VHDL語言引入數(shù)字邏輯電路設(shè)計課程，對課程進行一次改革，以適應(yīng)2l世紀新技術(shù)發(fā)展的需要。本書出版后，受到了廣大讀者的歡迎，并被眾多大專院校和科研院所選用。然而，目前VHDL語言及其相關(guān)技術(shù)已有了較大發(fā)展，為適應(yīng)技術(shù)發(fā)展的變化，作者對本書進行了第二次修訂。本書的特點一、本書重點闡述VHDL語言的基本特征（當然不是全部特征）與用VHDL語言來設(shè)計數(shù)字電路和數(shù)字系統(tǒng)的方法，并不過多涉及具體器件和開發(fā)板的介紹。對初學(xué)者來說，用最簡單的開發(fā)環(huán)境，掌握VHDL語言的使用才是最重要的，這也是本書的宗旨。本書是計算機和電子工程等專業(yè)的專業(yè)基礎(chǔ)課程教材，它是學(xué)好后續(xù)專業(yè)課程，如計算機組成原理、嵌入式計算機系統(tǒng)等課程的基礎(chǔ)。 第三版內(nèi)容的變化本書在上一版的基礎(chǔ)上進行了一些修改，主要有：第一，原書某些實例中使用了STD ULOGIC數(shù)據(jù)類型，這種用法與業(yè)界實際使用方法不一致，并有可能與某些EDA工具不兼容，所以本次修訂中全部采用了STDLOGIC數(shù)據(jù)類型。第二，在上一版出版時，大多數(shù)EDA工具只支持’VHDL，語言87版標準或?qū)?3版標準的支持度很低，因此上一版的內(nèi)容都以87版標準為基礎(chǔ)寫成。隨著時間的流逝，93版標準日趨完善，并被業(yè)界所普遍采用，其性能與87版相比也有了明顯提高。所以，本書中所有實例都按93版標準格式書寫，對93版中所增加的主要特性也作了簡要增補和介紹。注意，書中所介紹的93版特性在目前常用的EDA工具中并不都支持，讀者在使用前應(yīng)閱讀一下該EDA工具的“幫助”文字，以免引起不必要的麻煩。另外，考慮到目前電子電路設(shè)計已從電路級設(shè)計向系統(tǒng)級設(shè)計拓展，為此本書增加了兩章內(nèi)容：數(shù)字系統(tǒng)的算法描述和數(shù)字系統(tǒng)的實際設(shè)計技巧，以介紹系統(tǒng)設(shè)計所需要的基本知識。

內(nèi)容概要

　　《VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計（第3版）》系統(tǒng)地介紹了VHDL硬件描述語言以及用該語言設(shè)計數(shù)字邏輯電路和數(shù)字系統(tǒng)的新方法。全書共13章，第1、3、4、5、6、7、8、9章主要介紹VHDL語言的基本知識和用其設(shè)計簡單邏輯電路的基本方法；第2、10章簡單介紹數(shù)字系統(tǒng)設(shè)計的一些基本知識；第11章以洗衣機洗滌控制電路設(shè)計為例，詳述一個小型數(shù)字系統(tǒng)設(shè)計的步驟和過程；第12章介紹常用微處理器接口芯片的設(shè)計實例；第13章介紹VHDL語言93版和87版的主要區(qū)別?！禫HDL硬件描述語言與數(shù)字邏輯電路設(shè)計（第3版）》簡明扼要，易讀易懂，書中所有VHDL語言都用93版標準格式書寫。全書以數(shù)字邏輯電路設(shè)計為主線，用對比手法來說明數(shù)字邏輯電路的電原理圖和VHDL語言程序之間的對應(yīng)關(guān)系，并列舉了眾多實例。另外，從系統(tǒng)設(shè)計角度出發(fā)，介紹了數(shù)字系統(tǒng)設(shè)計的一些基本知識及工程設(shè)計技巧。　　《VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計（第3版）》既可作為大學(xué)本科生教材，也可作為研究生教材，還可供電子電路工程師自學(xué)參考。

書籍目錄

第1章　數(shù)字系統(tǒng)硬件設(shè)計概述1.1 傳統(tǒng)的系統(tǒng)硬件設(shè)計方法1.2 利用硬件描述語言的硬件電路設(shè)計方法習(xí)題與思考題第2章　數(shù)字系統(tǒng)的算法描述2.1 數(shù)字系統(tǒng)算法流程圖描述2.1.1 算法流程圖的符號及其描述方法2.1.2 算法流程圖描述數(shù)字系統(tǒng)實例2.2 吠態(tài)機及算法狀態(tài)機圖描述2.2.1 狀態(tài)機的分類及特點2.2.2 算法狀態(tài)機流程圖的符號及描述方法2.2.3 算法狀態(tài)機圖描述實例2.2.4 算法流程圖至狀態(tài)圖的變換方法2.2.5 狀態(tài)圖至算法狀態(tài)機圖的變換方法2.2.6 C語言流程圖至算法狀態(tài)機圖的變換習(xí)題與思考題第3章　VHDL語言程序的基本結(jié)構(gòu)3.1 VHDL語言設(shè)計的基本單元及其構(gòu)成3.1.1 實體說明3.1.2 構(gòu)造體3.2 VHDL語言構(gòu)造體的子結(jié)構(gòu)描述3.2.1 BLOCK語句結(jié)構(gòu)描述3.2.2.PROCESS語句結(jié)構(gòu)描述3.2.3 SUBPROGRAM語句結(jié)構(gòu)描述3.3 包集合、庫及配置3.3.1 庫3.3.2 包集合3.3.3 配置習(xí)題與思考題第4章　VHDL語言的數(shù)據(jù)類型與運算操作符4.1 VHDL語言的客體及其分類4.1.1 常數(shù)4.1.2 變量4.1 -3信號4.1.4 信號和變量值代入的區(qū)別4.1.5 文件4.2 VHDL，語言的數(shù)據(jù)類型4.2.1 標準的數(shù)據(jù)類型4.2.2 用戶定義的數(shù)據(jù)類型4.2.3 用戶定義的子類型4.2.4 數(shù)據(jù)類型的轉(zhuǎn)換4.2.5 數(shù)據(jù)類型的限定4.2.6 WEE標準“STD-LOGIC”和“STD_LOGIC-VECTOR4.3 VHDL語言的運算操作符4.3.1 邏輯運算符4.3.2 算術(shù)運算符4.3.3 關(guān)系運算符4.3.4 并置運算符習(xí)題與思考題第5章　VHDL語言構(gòu)造體的描述方式5.1 構(gòu)造體的行為描述方式5.1.1 代入語句5.1.2 延時語句5.1.3 多驅(qū)動器描述語句5.1.4 GENERIC語句5.2 構(gòu)造體的寄存器傳輸（RTL）描述方式5.2.1 RTL描述方式的特點5.2.2 使用RTL描述方式應(yīng)注意的問題5.3 構(gòu)造體的結(jié)構(gòu)描述方式5.3.1 構(gòu)造體結(jié)構(gòu)描述的基本框架5.3.2 COMPONENT語句5.3.3 COMPONENTl_INSTANT語句習(xí)題與思考題第6章　VHDL語言的主要描述語句6.1 順序描述語句6.1.1 WAIT語句6.1.2 斷言語句6.1.3 信號代入語句6.1.4 變量賦值語句6.1.5 IF語句6.1.6 CASE語句6.1.7 LOOP語句6.1.8 NEXT語句6.1.9 EXIT語句6.2 并發(fā)描述語句6.2.1 進程語句6.2.2 并發(fā)信號代入語句6.2.3 條件信號代入語句6.2.4 選擇信號代入語句6.2.5 并發(fā)過程調(diào)用語句6.2.6 塊語句6.3 其它語句和有關(guān)規(guī)定的說明6.3.1 命名規(guī)則和注解的標記6.3.2 ATTRIBUTE（屬性）描述與定義語句6.3.3 GENERATE語句習(xí)題與思考題第7章　數(shù)值系統(tǒng)的狀態(tài)模型7.1 二態(tài)數(shù)值系統(tǒng)7.2 三態(tài)數(shù)值系統(tǒng)7.3 四態(tài)數(shù)值系統(tǒng)7.4 九態(tài)數(shù)值系統(tǒng)7.5 十二態(tài)數(shù)值系統(tǒng)7.6 四十六態(tài)數(shù)值系統(tǒng)習(xí)題與思考題第8章　基本邏輯電路設(shè)計8.1 組合邏輯電路設(shè)計8.1.1 簡單門電路8.1.2 編、譯碼器與選擇器8.1.3 加法器與求補器8.1.4 三態(tài)門與總線緩沖器8.2 時序電路設(shè)計8.2.1 時鐘信號和復(fù)位信號8.2.2 觸發(fā)器8.2.3 寄存器8.2.4 計數(shù)器8.3 存儲器8.3.1 存儲器描述中的共性問題8.3.2 ROM（只讀存儲器）8.3.3.RAM（隨機存儲器）8.3.4 FIFO（先進先出堆棧）習(xí)題與思考題第9章　仿真與邏輯綜合9.1 仿真9.1.1 仿真輸入信息的產(chǎn)生9.1.2 仿真△9.1.3 仿真程序模塊的書寫9.2 邏輯綜合9.2.1 約束條件9.2.2 屬性描述9.2.3 工藝庫9.2.4 邏輯綜合的基本步驟習(xí)題與思考題第10章　數(shù)字系統(tǒng)的實際設(shè)計技巧10.1 數(shù)字系統(tǒng)優(yōu)化的基本方法10.1.1 相同電路的處理10.1.2 運算順序的改變10.1.3 常數(shù)運算的運用10.1.4 相同運算電路的使用10.1.5 優(yōu)化的必要性及其工程實際意義10.2 數(shù)字系統(tǒng)設(shè)計中的工程實際問題10.2.1 提高系統(tǒng)工作速度的方法10.2.2 縮小電路規(guī)模和降低功耗的方法10.2.3 系統(tǒng)誤操作的成因及其消除方法10.2.4 非同步信號的控制方法10.2.5 典型狀態(tài)機狀態(tài)編碼的選擇習(xí)題與思考題第11章　洗衣機洗滌控制電路設(shè)計實例11.1 洗衣機洗滌控制電路的性能要求11.2 洗衣機洗滌控制電路的結(jié)構(gòu)1l.3 洗衣機洗滌控制電路的算法狀態(tài)機圖描述11.4 洗衣機洗滌控制電路的VHDL語言描述習(xí)題與思考題第12章　微處理器接口芯片設(shè)計實例12.1 可編程并行接口芯片設(shè)計實例12.1.1 8255的引腳與內(nèi)部結(jié)構(gòu)12.1.2 8255的工作方式及其控制字12.1.3 8255的結(jié)構(gòu)設(shè)計12.1.4 8255芯片的VHDL語言描述12.1.5 8255芯片VHDL語言描述模塊的仿真12.2 SCI串行接口芯片設(shè)計實例12.2.1 SCI的引腳與內(nèi)部結(jié)構(gòu)12.2.2 串行數(shù)據(jù)傳送的格式與同步控制機構(gòu)12.2.3 SCI芯片的VHDL語言描述12.2.4 SCI芯片VHDL語言描述模塊的仿真12.3 鍵盤接口芯片KBC設(shè)計實例12.3.1 KBC的引腳與內(nèi)部結(jié)構(gòu)12.3.2 同步控制機構(gòu)和查表變換12.3.3 KBC芯片的VHDL語言描述12.3.4 KBC芯片VHDL語言描述模塊的仿真習(xí)題與思考題第13章　VHDL語言93版和87版的主要區(qū)別13.1 VHDL語言93版的特點13.2 87版到93版的移植問題附錄A典型EDA開發(fā)工具介紹A.1 簡介A.2 MAX+plusII使用說明A.2.1 MAX+plusⅡ概況A.2.2 VHDL語言工程文件的建立和編輯A.2.3 VHDL語言程序的編譯A.2.4 仿真A.3 Xilinx可編程器件集成開發(fā)環(huán)境ISE的使用說明A.3.1 ISE系統(tǒng)簡介A.3.2 新建工程A.3.3 源代碼的輸入A.3.4 設(shè)計與仿真A.3.5 綜合A.3.6 時序約束A.3.7 位置約束A.3.8 下載與配置附錄BVHDL語言文法介紹附錄C屬性說明附錄DVHDL標準包集合文件參考文獻

章節(jié)摘錄

插圖：第1章數(shù)字系統(tǒng)硬件設(shè)計概述數(shù)字系統(tǒng)設(shè)計歷來存在兩個分支，即系統(tǒng)硬件設(shè)計和系統(tǒng)軟件設(shè)計。同樣，設(shè)計人員也因工作性質(zhì)不同，可分成硬件設(shè)計人員和軟件設(shè)計人員。他們各自從事自己的工作，很少涉足對方的領(lǐng)域，特別是軟件設(shè)計人員更是如此。但是，隨著計算機技術(shù)的發(fā)展和硬件描述語言（Hardware Description Language，HDL）的出現(xiàn)，這種界線已經(jīng)被打破。數(shù)字系統(tǒng)的硬件構(gòu)成及其行為完全可以用HDL語言來描述和仿真。這樣，軟件設(shè)計人員也同樣可以借助HDL語言設(shè)計出符合要求的硬件系統(tǒng)。不僅如此，利用HDL語言來設(shè)計系統(tǒng)硬件與利用傳統(tǒng)方法設(shè)計系統(tǒng)硬件相比，還具有許多突出的優(yōu)點。它是硬件設(shè)計領(lǐng)域的一次變革，對系統(tǒng)的硬件設(shè)計將產(chǎn)生巨大的影響。本章將詳細介紹這種硬件設(shè)計方法的變化。1.1傳統(tǒng)的系統(tǒng)硬件設(shè)計方法在計算機輔助電子系統(tǒng)設(shè)計出現(xiàn)以前，人們一直采用傳統(tǒng)的硬件電路設(shè)計方法來設(shè)計系統(tǒng)的硬件。這種硬件設(shè)計方法具體有以下幾個主要特征。（1）采用自下至上（Bottom Up）的設(shè)計方法。自下至上的硬件電路設(shè)計方法的主要步驟是：根據(jù)系統(tǒng)對硬件的要求，詳細編制技術(shù)規(guī)格書，并畫出系統(tǒng)控制流圖；然后根據(jù)技術(shù)規(guī)格書和系統(tǒng)控制流圖，對系統(tǒng)的功能進行細化，合理地劃分功能模塊，并畫出系統(tǒng)的功能框圖；接著進行各功能模塊的細化和電路設(shè)計；各功能模塊的電路設(shè)計、調(diào)試完成后，將各功能模塊的硬件電路連接起來再進行系統(tǒng)的調(diào)試；最后完成整個系統(tǒng)的硬件設(shè)計。自下至上的設(shè)計方法充分體現(xiàn)在各功能模塊的電路設(shè)計中。下面以一個六進制計數(shù)器設(shè)計為例進行說明。要設(shè)計一個六進制計數(shù)器，其方案是多種多樣的，但是擺在設(shè)計者面前的一個首要問題是如何選擇現(xiàn)有的邏輯元器件構(gòu)成六進制計數(shù)器。設(shè)計六進制計數(shù)器首先從選擇邏輯元器件開始。第一步，選擇邏輯元器件。由數(shù)字電路的基本知識可知，可以用與非門、或非門、D觸發(fā)器、JK觸發(fā)器等基本邏輯元器件來構(gòu)成一個計數(shù)器。設(shè)計者根據(jù)電路盡可能簡單、價格合理、購買和使用方便等原則及各自的習(xí)慣來選擇構(gòu)成六進制計數(shù)器的元器件。本例中選擇JK觸發(fā)器和D觸發(fā)器作為構(gòu)成六進制計數(shù)器的主要元器件。第二步，進行電路設(shè)計。假設(shè)六進制計數(shù)器采用約翰遜計數(shù)器。3個觸發(fā)器連接應(yīng)該產(chǎn)生8種狀態(tài)，現(xiàn)在只使用6個狀態(tài)，將其中的010和101兩種狀態(tài)禁止。這樣六進制計數(shù)器的狀態(tài)轉(zhuǎn)移圖如圖1.1所示。

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《VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(第3版)》由西安電子科技大學(xué)出版社出版。

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