EDA技術(shù)入門與提高

內(nèi)容概要

本書通過大量實(shí)例系統(tǒng)地介紹了應(yīng)用EDA技術(shù)進(jìn)行FPGA/CPLD件的數(shù)字電路系統(tǒng)仿真設(shè)計(jì)的方法和技巧。本書的主要內(nèi)容包括EDA技術(shù)概述、可編程邏輯器件、Quartus
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7.2簡介、圖形輸入設(shè)計(jì)方法、文本輸入設(shè)計(jì)方法、VHDL入門、常見邏輯單元的VHDL描述、有限狀態(tài)機(jī)設(shè)計(jì)、VHDL設(shè)計(jì)實(shí)例、設(shè)計(jì)中的常見問題及FPGA/CPLD器件的硬件連接等。
本書內(nèi)容全面、敘述清晰，既可作為學(xué)習(xí)EDA技術(shù)應(yīng)用韻基礎(chǔ)教材，也可作為電子類工程技術(shù)人員的參考書。

書籍目錄

第1章 EDA技術(shù)概述
 1.1 EDA技術(shù)的發(fā)展歷程
 1.2 應(yīng)用EDA技術(shù)的設(shè)計(jì)特點(diǎn)
 1.3 EDA工具軟件結(jié)構(gòu)
第2章 可編程邏輯器件
 2.1 可編程邏輯器件概述
 2.2 Altera公司的可編程邏輯器件
 2.2.1 MAX系列器件
 2.2.2 FLEX系列器件
 2.2.3 Cyclone系列器件
 2.2.4 ACEXlK系列器件
 2.2.5 StratixTM系列器件
 2.2.6 ArriaTM GX系列器件
 2.2.7 Excalibur TM系列器件
 2.3 其他可編程邏輯器件
 2.3.1 Xilinx公司的器件產(chǎn)品
 2.3.2 Lattice公司的器件產(chǎn)品
第3章 Quartus Ⅱ7.2簡介
 3.1 Quartus Ⅱ7.2的設(shè)計(jì)步驟
 3.2 Quartus Ⅱ7.2的安裝
 3.2.1 Quartus Ⅱ7.2的版本分類
 3.2.2 Quartus Ⅱ7.2的安裝要求
 3.2.3 Quartus Ⅱ7.2的安裝過程
 3.2.4 第一次運(yùn)行Quartus Ⅱ7.2
 3.3 Quartus Ⅱ7.2的結(jié)構(gòu)和工作環(huán)境
 3.3.1 Quartus Ⅱ7.2的結(jié)構(gòu)
 3.3.2 Quartus Ⅱ7.2的工作環(huán)境
第4章 圖形輸入設(shè)計(jì)方法
 4.1 4位加法器設(shè)計(jì)實(shí)例
 4.1.1 4位加法器邏輯設(shè)計(jì)
 4.1.2 半加器模塊設(shè)計(jì)過程
 4.1.3 全加器模塊設(shè)計(jì)過程
 4.1.4 4位加法器的設(shè)計(jì)過程
 4.2 宏功能模塊及其使用
 4.2.1 時(shí)序電路宏模塊
 4.2.2 運(yùn)算電路宏模塊
 4.2.3 2位十進(jìn)制數(shù)字位移測量儀設(shè)計(jì)實(shí)例
 4.3 LPM宏模塊及其使用
 4.3.1 參數(shù)化時(shí)序單元宏模塊
 4.3.2 參數(shù)化運(yùn)算單元宏模塊
 4.3.3 參數(shù)化存儲(chǔ)器宏模塊
 4.3.4 其他模塊
 4.3.5 參數(shù)化宏模塊的使用方法
第5章 文本輸入設(shè)計(jì)方法
 5.1 文本輸入界面
 5.2 用VHDL實(shí)現(xiàn)8位加法器設(shè)計(jì)
第6章 VHDL入門
 6.1 VHDL的結(jié)構(gòu)
 6.1.1 實(shí)體
 6.1.2 結(jié)構(gòu)體
 6.1.3 VHDL庫
 6.1.4 VHDL程序包
 6.1.5 配置
 6.2 VHDL的詞法元素
 6.2.1 分界符
 6.2.2 標(biāo)識符
 6.2.3 注釋
 6.2.4 字符文字
 6.3 VHDL的數(shù)據(jù)對象
 6.4 VHDL的數(shù)據(jù)類型
 6.4.1 VHDL標(biāo)準(zhǔn)程序包STANDARD中定義的數(shù)據(jù)類型
 6.4.2 用戶定義的數(shù)據(jù)類型
 6.4.3 IEEE預(yù)定義標(biāo)準(zhǔn)邏輯位與矢量
 6.4.4 VHDL的類型轉(zhuǎn)換
 6.5 VHDL的操作符
 6.5.1 邏輯（LOGICAL）操作符
 6.5.2 算術(shù)（ARITHMETIC）操作符
 6.5.3 關(guān)系(RELATIONAL)操作符
 6.5.4 并置(CONCATENATION)操作符
 6.5.5 操作符的優(yōu)先級
 6.6 VHDL的語法基礎(chǔ)
 6.6.1 并行語句
 6.6.2 順序語句
第7章 常見邏輯單元的VHDL描述
 7.1 組合邏輯單元的VHDL描述
 7.1.1 基本邏輯門的VHDL描述
 7.1.2 編碼器、譯碼器和多路選通器的VHDL描述
 7.1.3 加法器和求補(bǔ)器的VHDL描述
 7.1.4 三態(tài)門及總線緩沖器
 7.2 時(shí)序電路的VHDL描述
 7.2.1 時(shí)鐘信號和復(fù)位信號
 7.2.2 觸發(fā)器
 7.2.3 寄存器
 7.2.4 計(jì)數(shù)器
 7.3 存儲(chǔ)器的VHDL描述
 7.3.1 存儲(chǔ)器的數(shù)據(jù)初始化
 7.3.2 ROM(只讀存儲(chǔ)器)的VHDL描述
 7.3.3 RAM(隨機(jī)存儲(chǔ)器)的VHDL描述
 7.3.4 先進(jìn)先出(FIFO)堆棧的VHDL描述
第8章 有限狀態(tài)機(jī)設(shè)計(jì)
 8.1 有限狀態(tài)機(jī)的優(yōu)點(diǎn)及轉(zhuǎn)移圖描述
 8.1.1 有限狀態(tài)機(jī)的優(yōu)點(diǎn)
 8.1.2 有限狀態(tài)機(jī)的轉(zhuǎn)移圖描述
 8.2 有限狀態(tài)機(jī)的VHI)L描述
 8.2.1 狀態(tài)說明
 8.2.2 主控時(shí)序進(jìn)程
 8.2.3 主控組合進(jìn)程
 8.2.4 輔助進(jìn)程
 8.3 有限狀態(tài)機(jī)編碼
 8.3.1 狀態(tài)位直接輸出型編碼
 8.3.2 順序編碼
 8.3.3 一位熱碼編碼(OneHotEncoding)
 8.4 有限狀態(tài)機(jī)剩余狀態(tài)碼的處理
 8.5 有限狀態(tài)機(jī)設(shè)計(jì)實(shí)例
第9章 VHDL設(shè)計(jì)實(shí)例
 9.1 SPI接口的VHDL實(shí)現(xiàn)
 9.1.1 SPI接口介紹
 9.1.2 移位寄存器編程
 9.1.3 SPI主從選擇模塊編程
 9.1.4 時(shí)鐘信號發(fā)生模塊
 9.1.5 SH接口控制管理模塊
 9.1.6 頂層設(shè)計(jì)VHDL描述
 9.2 URAT接口的VHDL實(shí)現(xiàn)
 9.2.1 UART接口介紹
 9.2.2 UART頂層的模塊劃分和VHDL描述
 9.2.3 波特率發(fā)生模塊分析與VHDL描述
 9.2.4 UART發(fā)送模塊程序與仿真
 9.2.5 UART接收模塊分析及其VHDL描述
 9.3 ASK調(diào)制解調(diào)器的VHDL實(shí)現(xiàn)
 9.3.1 ASK調(diào)制器的VHDL描述
 9.3.2 ASK解調(diào)器的VHDL描述
第10章 設(shè)計(jì)中的常見問題
 10.1 信號毛刺的產(chǎn)生及消除
 10.1.1 信號毛刺的產(chǎn)生
 10.1.2 信號毛刺的解決方法
 10.2 時(shí)鐘問題
 10.2.1 信號的建立和保持時(shí)間
 10.2.2 全局時(shí)鐘
 10.2.3 門控時(shí)鐘
 10.2.4 多時(shí)鐘系統(tǒng)
 10.3 復(fù)位和清零信號
第11章 FPGA/CPLD器件的硬件連接
 11.1 編程工藝及方式介紹
 11.2 ByteBlaster下載電纜
 11.3 JTAG方式編程和配置
 11.4 Ps配置力式
 11.5 使用專用配置器件配置FPGA
參考文獻(xiàn)

圖書封面

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