CPLD技術(shù)及其應(yīng)用

前言

　　CPLD是新型的可編程邏輯器件。這種器件的集成度高、工作速度快，加上編程方便、價(jià)格較低，因而廣受電子工程設(shè)計(jì)人員和科研人員的歡迎。　　Altera作為全球最大的可編程邏輯器件供應(yīng)商，多年來在這一領(lǐng)域中投入了極大的開發(fā)和研制力量，產(chǎn)品系列齊全，可提供MAX 7000S、MAX 7000AE、FLEX 6000、FLEX6000A、FLEX 10K，F(xiàn)LEX 10KA及FLEX 10KE等系列產(chǎn)品。這些產(chǎn)品可用于組合邏輯、狀態(tài)機(jī)、時(shí)序、算法、雙端口RAM、FIFO的設(shè)計(jì)。設(shè)計(jì)密度超過20萬門或需要CAM等功能與LVDS、SSTL-3、GTL+IO等接口時(shí)，還可選擇Altera新一代用于系統(tǒng)集成的APEX 20K系列產(chǎn)品?！　ltera公司的產(chǎn)品由駿龍公司在中國市場銷售多年，其使用者眾多。為了幫助用戶更好地使用Altera的產(chǎn)品及開發(fā)系統(tǒng)，作者特編寫了此書?！　〈藭髡卟粌H具有深厚的可編程邏輯理論知識(shí)，而且使用Altera CPLD多年，具有豐富的實(shí)踐經(jīng)驗(yàn)。書中對(duì)Altera CPLD及其開發(fā)工具作了詳細(xì)、系統(tǒng)的介紹，而且結(jié)合作者的實(shí)際工作列舉了很多應(yīng)用實(shí)例、設(shè)計(jì)優(yōu)化技巧、解決問題的方法。本書既可以作為各高等院校開設(shè)Altera CPLD課程的教科書，又可以作為電子工程設(shè)計(jì)人員使用Altera CPLD的參考書。　　我們向讀者推薦此書，相信本書會(huì)令廣大Altera CPLD用戶受益。

內(nèi)容概要

CPLD是最新型的可編程邏輯器件，幾乎可適用于所有的門陣列和各種規(guī)模的數(shù)字集成電路，它的諸多特點(diǎn)使其特別適合于產(chǎn)品的樣品開發(fā)與小批量生產(chǎn)。本書正是以全球最大的可編程邏輯器件供應(yīng)商——Altera公司的MAX+PLUS Ⅱ?yàn)楣ぞ?，詳盡地剖析了其FLEX 10K等系列的結(jié)構(gòu)、功能及開發(fā)應(yīng)用。在基礎(chǔ)篇中，通過一個(gè)完整的實(shí)例介紹，以使讀者能夠盡快了解MAX+PLUS Ⅱ的軟件安裝、設(shè)計(jì)輸入、項(xiàng)目編譯、優(yōu)化以及硬件編程在線調(diào)試等功能，并且能夠開發(fā)出相對(duì)簡單的產(chǎn)品。在提高篇中，對(duì)電子電路設(shè)計(jì)過程中出現(xiàn)的許多問題，例如：如何提高設(shè)計(jì)效率，如何提高系統(tǒng)設(shè)計(jì)速度等作了更深入的探討。同時(shí)，本書還對(duì)Altera硬件描述語言AHDL的基本構(gòu)造以及如何在設(shè)計(jì)中應(yīng)用AHDL編制出精煉的程序都作了大量的實(shí)例介紹，以期幫助電子設(shè)計(jì)人員從繁瑣的傳統(tǒng)電路設(shè)計(jì)、調(diào)試中解脫出來。    本書結(jié)合眾多的工程設(shè)計(jì)實(shí)例，由淺入深，改變了以往電路設(shè)計(jì)類書籍與實(shí)際脫節(jié)的現(xiàn)象。大量的圖例說明，使得本書不僅適合于有一定基礎(chǔ)的電子工程設(shè)計(jì)人員，而且也適合于相關(guān)專業(yè)大學(xué)生閱讀使用，對(duì)于初學(xué)者更有極大的幫助。

書籍目錄

第一部分 基礎(chǔ)篇  第1章 PLD概述   1.1 可編程邏輯器件的發(fā)展歷程   1.2 ASIC、FPGA/CPLD技術(shù)    1.2.1 ASICCAD技術(shù)    1.2.2 FPGA/CPLDCAD技術(shù)    1.2.3 ASIC與FPGA/CPLD進(jìn)行電路設(shè)計(jì)的一般流程   1.3 PLD廠商及產(chǎn)品介紹    1.3.1 Xilinx公司及其產(chǎn)品簡介    1.3.2 Altera公司的CPLD  第2章 Altera產(chǎn)品概述   2.1 可編程邏輯與ASIC   2.2 AlteraPLD的優(yōu)點(diǎn)    2.2.1 高性能    2.2.2 高集成度    2.2.3 價(jià)格合理    2.2.4 使用MAX+PLUSⅡ軟件開發(fā)周期較短    2.2.5 Altera器件的優(yōu)化宏函數(shù)   2.3 Altera的系列產(chǎn)品    2.3.1 FLEX10K系列    2.3.2 FLEX8000系列    2.3.3 FLEX6000系列    2.3.4 MAX9000系列    2.3.5 MAX7000系列    2.3.6 MAX5000系列    2.3.7 Classic系列   2.4 MAX+PLUSⅡ開發(fā)工具    2.4.1 MAX+PLUSⅡ設(shè)計(jì)流圖    2.4.2 使用各種平臺(tái)和其它EDA工具   2.5 結(jié)論  第3章 FLEX10K系列器件的技術(shù)規(guī)范   3.1 概述   3.2 特點(diǎn)   3.3 功能描述    3.3.1 FLEX10K的EAB    3.3.2 邏輯單元(LE)    3.3.3 邏輯陣列塊(LAB)    3.3.4 FastTrack連接    3.3.5 I/O單元(IOE)    3.3.6 時(shí)鐘鎖定和時(shí)鐘自舉    3.3.7 輸出配置    3.3.8 JTAG邊界掃描    3.3.9 一般性測試    3.3.10 定時(shí)模型   3.4 FLEX10KE器件系列簡介   3.5 器件輸出引腳  第4章 FLEX6000系列器件簡介   4.1 OptiFLEX結(jié)構(gòu)   4.2 FLEX6000系列器件的特點(diǎn)   4.3 概述   4.4 功能描述    4.4.1 邏輯陣列塊(LAB)    4.4.2 邏輯單元(LE)    4.4.3 FastTrack連接    4.4.4 I/O單元(IOE)   4.5 輸出配置    4.5.1 擺率控制    4.5.2 多電壓I/O接口   4.6 JTAG邊界掃描   4.7 定時(shí)模型  第5章 MAX7000系列器件可編程邏輯的技術(shù)規(guī)范   5.1 MAX7000系列器件的結(jié)構(gòu)和性能    5.1.1 特點(diǎn)    5.1.2 概述    5.1.3 功能描述    5.1.4 在線編程    5.1.5 可編程速度/功率控制    5.1.6 輸出配置    5.1.7 器件編程    5.1.8 JTAG邊界掃描    5.1.9 設(shè)計(jì)加密    5.1.10 一般性測試    5.1.11 QFP運(yùn)載架和開發(fā)插座    5.2 MAX7000A可編程邏輯器件    5.2.1 特點(diǎn)    5.2.2 概述    5.2.3 功能描述    5.2.4 在線編程    5.2.5 可編程速度/功率控制    5.2.6 輸出配置    5.2.7 器件編程    5.2.8 JTAG邊界掃描    5.2.9 設(shè)計(jì)加密    5.2.10 一般性測試   5.3 定時(shí)模型   5.4 MAX7000系列器件的引腳輸出  第6章 Altera器件的邊界掃描測試   6.1 引言   6.2 IEEE1149.1BST的結(jié)構(gòu)   6.3 邊界掃描寄存器    6.3.1 I/O引腳    6.3.2 專用輸入    6.3.3 專用時(shí)鐘引腳(僅適用于FLEX10K)    6.3.4 專用配置引腳(全部FLEX器件)   6.4 JTAGBST操作控制   6.5 JTAGBST電路的使能   6.6 JTAG邊界掃描測試原則   6.7 邊界掃描描述語言(BSDL)   6.8 結(jié)束語  第7章 MAX+PLUSⅡ入門   7.1 概述   7.2 MAX+PLUSⅡ的安裝    7.2.1 推薦的系統(tǒng)配置    7.2.2 MAX+PLUSⅡ的安裝   7.3 MAX+PLUSⅡ的設(shè)計(jì)過程    7.3.1 設(shè)計(jì)輸入    7.3.2 設(shè)計(jì)處理    7.3.3 設(shè)計(jì)校驗(yàn)    7.3.4 器件編程    7.3.5 聯(lián)機(jī)求助    7.3.6 軟件維護(hù)協(xié)議    7.3.7 MAX+PLUSⅡ軟件的流程   7.4 邏輯設(shè)計(jì)的輸入方法    7.4.1 建立一個(gè)圖形設(shè)計(jì)文件    7.4.2 文本設(shè)計(jì)輸入方法    7.4.3 創(chuàng)建頂層圖形設(shè)計(jì)文件    7.4.4 層次顯示   7.5 設(shè)計(jì)項(xiàng)目的編譯    7.5.1 打開編譯器窗口準(zhǔn)備編譯    7.5.2 編譯器的選項(xiàng)設(shè)置    7.5.3 運(yùn)行編輯器    7.5.4 在底層編輯器中觀察試配結(jié)果    7.5.5 引腳鎖定   7.6 設(shè)計(jì)項(xiàng)目的模擬仿真   7.7 定時(shí)分析   7.8 器件編程 第二部分 提高篇  第8章 幾種提高電路設(shè)計(jì)效率的方法  第9章 提高系統(tǒng)運(yùn)行速度的方法  第10章 MAX+PLUSⅡ仿真原理  第11章 硬件描述語言AHDL  第12章 Altera FLEX 10K系列器件的配置與下載  第13章 工程設(shè)計(jì)中Altera器件的工作條件和應(yīng)注意的問題附錄 Altera器件選擇指南 參考文獻(xiàn)

章節(jié)摘錄

　　負(fù)載電容的主要來源是器件的封裝電容和電路板上的布線電容。上面所講的35 pF電容負(fù)載條件，對(duì)大多數(shù)CMOs電路來說是具有代表性的。對(duì)于有些應(yīng)用場合，器件需要驅(qū)動(dòng)較大的電容負(fù)載，它的性能會(huì)隨著電容負(fù)載的增加而下降?！　∑骷遄侨菪院透行载?fù)載的來源。一旦系統(tǒng)定型生產(chǎn)時(shí)，應(yīng)把插座盡可能都去掉，把器件直接安裝在印刷電路板上。因?yàn)橹苯影惭b在印刷電路板上既能減少電容負(fù)載，又能降低因插座接觸不良產(chǎn)生的噪聲。　　為保證達(dá)到最好的電路性能，應(yīng)當(dāng)把器件輸出端的負(fù)載電容減至最小。由于印刷電路板上的走線、器件輸入引腳和器件封裝等都對(duì)總的負(fù)載電容的大小有影響，所以務(wù)請(qǐng)遵守如下原則：　　·電路板的布局和布線應(yīng)當(dāng)盡量保證各信號(hào)通路彼此垂直，以使電容耦合效應(yīng)減至最少，同時(shí)，信號(hào)走線應(yīng)盡可能更短一些。　　·如果電路中需要一個(gè)源驅(qū)動(dòng)多個(gè)負(fù)載，應(yīng)使用大電流緩沖器，以保證信號(hào)到所有負(fù)載的時(shí)間是相等的?！　∪绻麤]有專門的y和GND平面，或是走線過長都可能引起一些問題，如噪聲通過輻射耦合到邏輯信號(hào)中以及傳輸線效應(yīng)對(duì)信號(hào)質(zhì)量的影響等。這些加在邏輯電平上的振鈴和噪聲可能使電路可靠性出現(xiàn)問題。當(dāng)推薦的布局和布線原則上不能實(shí)現(xiàn)時(shí)，為防止出現(xiàn)傳輸線問題，可以采用一個(gè)小的串聯(lián)電阻(10Q－20Q)來減少信號(hào)前、后沿的上沖或下沖幅度。這些電阻可以衰減因電路板走線過長產(chǎn)生的振鈴干擾，防止誤觸發(fā)。

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