集成電路版圖設(shè)計教程

內(nèi)容概要

　　這本書由曾慶貴、姜玉稀編著，系統(tǒng)講述使用Cadence軟件進行集成電路版圖設(shè)計的原理、編輯和驗證方法，包括版圖設(shè)計從入門到提高的全部內(nèi)容，包括：半導(dǎo)體集成電路；UNIX操作系統(tǒng)和Cadence軟件；VirtHOSO版圖編輯器；CMOS數(shù)字電路版圖設(shè)計；版圖驗證；版圖驗證規(guī)則文件的編寫；外圍器件及阻容元件版圖設(shè)計；CMOS模擬集成電路的版圖設(shè)計；鋁柵CMOS和雙極集成電路的版圖設(shè)計。同時附錄介紹了幾個版圖設(shè)計規(guī)則、驗證文件和編寫驗證文件常用的命令等。
　　本書具有以下特點：
　　(1)以培養(yǎng)學(xué)生的職業(yè)技能為原則來設(shè)計結(jié)構(gòu)、內(nèi)容和形式。
　　(2)基礎(chǔ)知識以“必需、夠用”為度，強調(diào)專業(yè)技術(shù)應(yīng)用能力的訓(xùn)練。
　　(3)對基本理論和方法的論述多以圖表形式來表達，便于易學(xué)易懂，并增加相關(guān)技術(shù)在生產(chǎn)中的應(yīng)用實例，降低讀者閱讀難度。
　　(4)提供電子教案增值服務(wù)。
　　本書可以作為高職高專及本科層次學(xué)生集成電路版圖設(shè)計課程的教材或參考書，或作為版圖設(shè)計培訓(xùn)班的教材，也可供從事集成電路版圖設(shè)計的在職人員參考。

書籍目錄

第1章 半導(dǎo)體集成電路
1.1 集成電路的發(fā)明和發(fā)展
1.2 集成電路的分類
1.2.1 按器件結(jié)構(gòu)類型分類
1.2.2 按電路功能分類
1.3 集成電路制造過程
1.3.1 設(shè)計
1.3.2 掩膜版制造
1.3.3 單晶材料
1.3.4 芯片制造
1.3.5 封裝
1.3.6 檢測
1.4 CMOS集成電路
1.4.1 CMOS數(shù)字電路
1.4.2 CMOS模擬電路
1.5 集成電路制造工藝
1.5.1 氧化
1.5.2 光刻和刻蝕
1.5.3 摻雜
1.5.4 淀積
1.5.5 接觸與互連
1.5.6 CMOS工藝的主要流程
1.6 習(xí)題
第2章 UNIX操作系統(tǒng)和Cadence軟件
2.1 UNIX操作系統(tǒng)基礎(chǔ)
2.1.1 有關(guān)目錄的操作
2.1.2 有關(guān)文件的操作
2.1.3 文件存取權(quán)限
2.1.4 命令處理
2.1.5 使用vi
2.1.6 LinUX簡介
2.2 Cadence軟件
2.2.1 EDA廠商簡介
2.2.2 Cadence軟件概述
2.3 電路圖的輸入和編輯
2.3.1 建立新庫
2.3.2 電路圖編輯窗
2.3.3 電路圖的輸入
2.3.4 電路圖的層次化設(shè)計
2.4 習(xí)題
第3章 Virtuoso版圖編輯器
3.1 版圖編輯器概述
3.1.1 建立版圖庫和版圖單元
3.1.2 打開文件
3.1.3 對層選擇窗進行設(shè)置
3.1.4 版圖編輯窗
3.1.5 使用Option菜單進行版圖編輯窗設(shè)置
3.2 版圖的建立
3.2.1 設(shè)置輸入層
3.2.2 屏幕顯示畫圖區(qū)
3.2.3 建立幾何圖形
3.2.4 建立Instance
3.3 版圖的編輯
3.3.1 設(shè)置層的可視性
3.3.2 測量距離或長度
3.3.3 圖形顯示
3.3.4 選擇目標(biāo)
3.3.5 改變圖形的層次
3.3.6 加標(biāo)記
3.4 習(xí)題
第4章 CMOS數(shù)字集成電路版圖設(shè)計
4.1 M0S場效應(yīng)晶體管的版圖實現(xiàn)
4.1.1 單個MOS場效應(yīng)晶體管的版圖實現(xiàn)
4.1.2 MOS場效應(yīng)晶體管陣列的版圖實現(xiàn)
4.2 版圖設(shè)計規(guī)則
4.2.1 概述
4.2.2 1.5 μm硅柵CMOS設(shè)計規(guī)則
4.3 CMOS數(shù)字電路基本單元的版圖設(shè)計
4.3.1 反相器
4.3.2 傳輸門
4.4 棍棒圖
4.5 CMOS數(shù)字電路版圖設(shè)計實例
4.5.1 異或門
4.5.2 全加器
4.5.3 無置位端和復(fù)位端的D觸發(fā)器
4.5.4 帶復(fù)位端的D觸發(fā)器
4.6 版圖設(shè)計方法概述
4.6.1 版圖設(shè)計方法
4.6.2 層次化設(shè)計簡介
4.7 CMOS數(shù)字電路層次化設(shè)計實例
4.7.12 輸入多路選擇器(mux2)
4.7.2 SRAM單元及陣列
4.8 常用版圖設(shè)計技巧
4.9 習(xí)題
第5章 版圖驗證
5.1 概述
5.1.1 版圖驗證的項目
5.1.2 Cadence軟件的版圖驗證工具
5.1.3 版圖驗證過程簡介
5.2 運行DivaDRC
5.3 運行DraculaDRC
5.3.1 驗證步驟
5.3.2 結(jié)果分析
5.4 運行DraculaLVS
5.4.1 LVS原理
5.4.2 運行過程
5.4.3 輸出報告解讀
5.4.4 錯誤的糾正
5.5 關(guān)于ERC
5.6 習(xí)題
第6章 版圖驗證規(guī)則文件的編寫
6.1 DivaDRC驗證規(guī)則文件的建立
6.1.1 DivaDRC規(guī)則文件簡介
6.1.2 層操作命令的圖文解釋
6.1.3 DivaDRC命令
6.1.4 DivaDRC規(guī)則文件的舉例
6.2 DraculaDRC規(guī)則文件
6.2.1 Dracula規(guī)則文件的結(jié)構(gòu)
6.2.2 建立DraculaDRC規(guī)則文件
6.3 建立DraculaLVS規(guī)則文件
6.4 Dracula規(guī)則文件至Diva規(guī)則文件的轉(zhuǎn)換
6.5 習(xí)題
第7章 外圍器件及阻容元件版圖設(shè)計
7.1 特殊尺寸器件的版圖設(shè)計
7.1.1 大尺寸器件
7.1.2 倒比管
7.2 電阻、電容器及二極管的版圖設(shè)計
7.2.1 MOS集成電路中的電阻
7.2.2 MOS集成電路中的電容器
7.2.3 集成電路中的二極管
7.2.4 CMOS工藝下的襯底PNP管
7.3 CMOS集成電路的靜電放電保護電路
7.3.1 ESD攻擊模型與測試方法
7.3.2 ESD保護器件
7.3.3 ESD保護電路
7.3.4 全芯片ESD版圖設(shè)計技術(shù)
7.4 CMOS閂鎖效應(yīng)及其預(yù)防措施
7.5 壓焊塊的版圖設(shè)計
7.6 電源和地線的設(shè)計
7.6.1 電源和地線在外圍的分布框架
7.6.2 電源和地線在內(nèi)部的分布
7.7 習(xí)題
第8章 CMOS模擬集成電路的版圖設(shè)計
8.1 模擬集成電路和數(shù)字集成電路的比較
8.2 失配的概念
8.3 MOS器件的匹配
8.4 無源元件的匹配
8.4.1 電阻的匹配
8.4.2 電容的匹配
8.5 寄生效應(yīng)
8.5.1 寄生電容
8.5.2 寄生電阻
8.6 噪聲的防護
8.6.1 襯底噪聲
8.6.2 金屬導(dǎo)線之間的串?dāng)_
8.7 版圖布局
8.7.1 版圖布局的概念
8.7.2 布局需要注意的問題
8.7.3 版圖布局實例
8.8 運算放大器版圖設(shè)計實例
8.9 習(xí)題
第9章 鋁柵CMOS和雙極集成電路的版圖設(shè)計
9.1 鋁柵CMOS集成電路
9.1.1 鋁柵CMOS電路的結(jié)構(gòu)
9.1.2 鋁柵CMOS集成電路版圖實例
9.2 雙極集成電路
9.2.1 雙極晶體管的版圖圖形
9.2.2 雙極集成電路的版圖設(shè)計原則和步驟
9.3 雙極集成電路版圖實例
9.3.1 五管單元與非門的設(shè)計
9.3.2 A741型通用集成運放的版圖設(shè)計
9.4 習(xí)題
附錄
附錄A 0.6 μm工藝設(shè)計規(guī)則(0.6 μmTechnologyTopologicalDesignRule)
附錄B 1.5 bLm硅柵cMOSdivaDRC規(guī)則文件(1.5 μmSi-GateCMOSdivaDRC.rul)
附錄C 1.5 μm硅柵CMOSN阱單層多晶雙層金屬LVSDracula規(guī)則文件(1.5
μmSi-GateCMOSNwellSPDMLVSDraculaFile)
附錄D習(xí)題參考答案
參考文獻

圖書封面

圖書標(biāo)簽Tags

無

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