可編程邏輯電路設(shè)計基礎(chǔ)教程

內(nèi)容概要

劉銀華、夏宇聞編寫的《可編程邏輯電路設(shè)計基礎(chǔ)教程》從FPGA初學(xué)者角度出發(fā)，通過項目驅(qū)動的方法融合FPGA相關(guān)知識點。主要包括三部分內(nèi)容：第一部分為第1～3章，介紹FPGA基礎(chǔ)知識，包括FPGA的發(fā)展歷程、設(shè)計流程及特色；深入剖析FPGA內(nèi)部結(jié)構(gòu)，以Flash架構(gòu)FPGA為例，從最底層的基本結(jié)構(gòu)到復(fù)雜的片內(nèi)外設(shè)，進行深入淺出的介紹。第二部分為第4章，詳細(xì)介紹FPGA的編程語言——Verilog
HDL，通過淺顯易懂的方式讓讀者對Cerilog HDL編程語言進行全方位掌握。第三部分為第5、6章，分別介紹基于FPGA的常用IP和
DIY創(chuàng)新的應(yīng)用實例。 《可編程邏輯電路設(shè)計基礎(chǔ)教程》強調(diào)理論與實踐相結(jié)合，通過本書學(xué)習(xí)，讀者不僅可以掌握FPGA和Verilog
HLD編程語言的基本知識，而且通過大量實例，能夠?qū)⒗碚撝R運用到具體設(shè)計實踐中，達到學(xué)以致用的目的。作者配套本書會陸續(xù)發(fā)行各種設(shè)計實例、視頻教程、授課PPT等，力求將FPGA的入門變得很容易。
《可編程邏輯電路設(shè)計基礎(chǔ)教程》適用于高等院校本科、高職高專的電子信息工程、自動化、機電一體化、計算機等專業(yè)的教材，也可作為FPGA設(shè)計初學(xué)者、FPGA工程師的參考用書。

書籍目錄

第1章 FPGA基礎(chǔ)知識
 1.1 FPGA與數(shù)字電路
 1.1.1 用原理圖來實現(xiàn)數(shù)字電路
 1.1.2 用HDL語言來實現(xiàn)數(shù)字電路
 1.2 1 FPGA發(fā)展歷程
 1.2.1 集成電路
 1.2.2 PLD簡介
 1.2.3 復(fù)雜的PLD
 1.2.4 基于Flash架構(gòu)的FPGA的特點
 1.3 FPGA設(shè)計流程
 1.3.1 設(shè)計輸入
 1.3.2 功能仿真
 1.3.3 HDL綜合
 1.3.4 綜合后仿真
 1.3.5 布局布線
 1.3.6 后仿真
 1.3.7 編程下載／調(diào)試
 1.4 Microsemi FPGA的特色
 1.4.1 ProASIC3系列
 1.4.2 IGLOO系列
 1.4.3 Fusion系列
 1.4.4 SmartFusion系列
第2章 FPGA基本結(jié)構(gòu)
 2.1 FPGA的基本編程原理
 2.2 基本邏輯單元
 2.2.1 Flash架構(gòu)的開關(guān)
 2.2.2 基本的庫單元
 2.2.3 最小邏輯單元
 2.3 布線資源
 2.3.1 超快速的局部連線資源
 2.3.2 有效的長線資源
 2.3.3 高速的超長線資源
 2.3.4 高性能的全局網(wǎng)絡(luò)
 2.4 I／O結(jié)構(gòu)
 2.4.1 I／O緩沖器
 2.4.2 I／O寄存器
 2.4.3 輸出斜率控制
 2.4.4 斯密特觸發(fā)器
 2.4.5 ESD保護
 2.4.6 I／O命名規(guī)則
第3章 FPGA片內(nèi)外設(shè)
 3.1 片內(nèi)SRAM
 3.1.1 SRAM的原理
 3.1.2 SRAM的資源及使用
 3.1.3 SRAM的操作模式
 3.2 片內(nèi)FIFO
 3.2.1 FIFO的原理
 3.2.2 FIFO的特點及應(yīng)用
 3.3 時鐘調(diào)整電路與模擬鎖相環(huán)
 3.3.1 CCC的原理
 3.3.2 PLL的原理
 3.3.3 CCC／PLL的資源分布
 3.4 Flash ROM
 3.4.1 Flash ROM的原理
 3.4.2 Flash ROM的資源
 3.5 Flash Memory
 3.5.1 Flash Memory的存儲原理
 3.5.2 Flash Memory的資源與操作
 3.6 時鐘資源
 3.6.1 RC振蕩器的原理
 3.6.2 晶體振蕩器的原理
 3.6.3 實時定時器的原理
 3.7 模擬模塊
 3.7.1 ADC的工作原理
 3.7.2 ACM的配置原理
 3.7.3 預(yù)處理器的原理
 3.7.4 應(yīng)用
第4章 Verilog HDL基礎(chǔ)語法
 4.1 Verilog HDL基本知識
 4.1.1 什么是硬件描述語言
 4.1.2 Verilog HDL的發(fā)展歷程
 4.1.3 Verilog HDL與VHDL的對比
 4.1.4 Verilog HDL的應(yīng)用情況及適用范圍
 4.2 Verilog HDL基本語法一
 4.2.1 基本概念
 4.2.2 模塊的結(jié)構(gòu)
 4.2.3 數(shù)據(jù)類型
 4.2.4 小結(jié)
 4.3 Veirlog HDL基本語法二
 4.3.1 邏輯運算符
 4.3.2 關(guān)系運算符
 4.3.3 等式運算符
 4.3.4 移位運算符
 4.3.5 位拼接運算符
 4.3.6 縮減運算符
 4.3.7 優(yōu)先級別
 4.3.8 關(guān)鍵詞
 4.3.9 賦值語句和塊語句
 4.3.10 小結(jié)
 4..4 Verilog HDL基本語法三
 4.4.1 條件語句
 4.4.2 循環(huán)語句
 4.4.3 順序塊和并行塊
 4.4.4 生成塊
 4.4.5 小結(jié)
 4.5 Verilog HDL基本語法四
 4.5.1 結(jié)構(gòu)說明語句
 4.5.2 task和function說明語句
 4.5.3 小結(jié)
 4.6 Verilog HDL基本語法五
 4.6.1 系統(tǒng)任務(wù)$display和$write
 4.6.2 系統(tǒng)任務(wù)$fopen
 4.6.3 系統(tǒng)任務(wù)％m
 4.6.4 系統(tǒng)任務(wù)$dumpfile
 4.6.5 系統(tǒng)任務(wù)$monitor
 4.6.6 系統(tǒng)任務(wù)$strobe
 4.6.7 系統(tǒng)任務(wù)$time
 4.6.8 系統(tǒng)任務(wù)$finish
 4.6.9 系統(tǒng)任務(wù)$stop
 4.6.10 系統(tǒng)任務(wù)$readmemb和$readmemh
 4.6.11 系統(tǒng)任務(wù)$random
 4.6.12 編譯預(yù)處理
 4.6.13 其他系統(tǒng)任務(wù)
 4.6.14 小結(jié)
第5章 常用IP設(shè)計
 5.1 基于MCU的IP設(shè)計
 5.2 UART、的IP設(shè)計
 5.2.1 UART協(xié)議介紹
 5.2.2 UART應(yīng)用舉例
 5.2.3 具體實現(xiàn)
 5.3 SPI的IP設(shè)計
 5.3.1 SPI協(xié)議介紹
 5.3.2 SPI主機實現(xiàn)
 5.3.3 SPI從機實現(xiàn)
 5.4 I2C的IP設(shè)計
 5.4.1 I2C協(xié)議介紹
 5.4.2 I2C應(yīng)用舉例
 5.4.3 具體實現(xiàn)
第6章 DIY創(chuàng)新應(yīng)用設(shè)計
 6.1 矩陣鍵盤管理設(shè)計
 6.1.1 設(shè)計任務(wù)
 6.1.2 設(shè)計要求
 6.1.3 實現(xiàn)原理
 6.2 開平方算法設(shè)計
 6.2.1設(shè)計任務(wù)
 6.2.2設(shè)計要求
 6.2.3 實現(xiàn)原理
 6.3 同步FIFO設(shè)計
 6.3.1 設(shè)計任務(wù)
 6.3.2 設(shè)計要求
 6.3.3 實現(xiàn)原理
參考文獻

章節(jié)摘錄

版權(quán)頁：   插圖：   前面幾章介紹了FPGA相關(guān)的基礎(chǔ)知識，從本章開始進入實戰(zhàn)練習(xí)。我們將從最基本的IP設(shè)計開始，從原理到代碼實現(xiàn)，詳細(xì)介紹常用IP的設(shè)計方法。這些常用IP不僅可以單獨使用，定制為一個專用芯片，而且也可以作為MCU的外設(shè)使用，定制為用戶專用的MCU。因此，學(xué)會FPGA的IP設(shè)計方法，有助于理解FPGA與IC設(shè)計之間的關(guān)系，更深刻地理解FPGA所能應(yīng)用的范圍。 IP（Intellectual Property）就是通常所說的知識產(chǎn)權(quán)。FPGA設(shè)計中的IP指的是將一些在設(shè)計中常用，但比較復(fù)雜的功能塊，如FIR濾波器、SDRAM控制器、PCI接口等設(shè)計成可參數(shù)修改的模塊，用戶可以直接調(diào)用這些模塊進行設(shè)計。IP的重用可以大大縮短產(chǎn)品的設(shè)計周期，加快產(chǎn)品上市的速度，還可以降低產(chǎn)品開發(fā)的難度和成本、提高產(chǎn)品的性能。因此，使用IP是電子設(shè)計的一種發(fā)展趨勢。根據(jù)IP最終交付給用戶的方式不同，形成了3類IP核：軟核、固核和硬核。 軟核是用Verilog HDL等硬件描述語言描述的功能模塊，它并不涉及用什么具體電路元件實現(xiàn)這些功能。軟核的設(shè)計周期在3類IP核當(dāng)中是最短的，同時設(shè)計投入也是最少的。因為軟核不涉及最終實現(xiàn)的物理硬件，所以它給用戶提供了很大的發(fā)展空間，給IP的應(yīng)用增加了更多的靈活性和適應(yīng)性，同時，軟核的復(fù)用性最好。但是，正是因為軟核沒有涉及實現(xiàn)的物理硬件，在應(yīng)用的后續(xù)工作中可能需要對其進行一定的修正，在性能上軟核也沒有得到充分的優(yōu)化。 硬核提供給用戶的是設(shè)計最終階段的產(chǎn)品--掩膜，以經(jīng)過完全的布局布線的網(wǎng)表形式提供。這種硬核既具有可預(yù)見性，同時還可以針對特定工藝或購買商的需求進行功耗和尺寸上的優(yōu)化。盡管硬核由于缺乏靈活性而導(dǎo)致可移植性差，但由于無須提供寄存器傳輸級（RTL）文件，因而更易于實現(xiàn)IP保護。 固核則是軟核和硬核的折中，以網(wǎng)表的形式提供。對于那些對時序要求嚴(yán)格的內(nèi)核（如PCI接口內(nèi)核），可以預(yù)布線特定信號或分配特定的布線資源，以滿足時序要求。這些內(nèi)核可歸類為固核。 近年來電路實現(xiàn)工藝技術(shù)的發(fā)展相當(dāng)迅速，為了積累邏輯電路設(shè)計成果，以及更好、更快地設(shè)計更大規(guī)模的電路，發(fā)展軟核的設(shè)計和推廣軟核的重用技術(shù)是非常有必要的。

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