EDA技術(shù)與應(yīng)用

內(nèi)容概要

　　本書從教學(xué)和工程應(yīng)用的角度出發(fā)，以培養(yǎng)實(shí)際工程設(shè)計(jì)能力為目的，介紹了EDA技術(shù)的基本概念、可編程邏輯器件、硬件描述語言，以及Quartus
II 9.0、SOPC Builder、Nios
II等EDA開發(fā)工具的基本使用方法和技巧，最后介紹了常用邏輯單元電路的VHDL編程技術(shù)，并通過大量設(shè)計(jì)實(shí)例詳細(xì)地介紹了基于EDA
技術(shù)的層次化設(shè)計(jì)方法，重點(diǎn)介紹了可以綜合為硬件電路的語法結(jié)構(gòu)、語句與建模方法。書中列舉的設(shè)計(jì)實(shí)例都經(jīng)由Quartus II
9.0工具編譯通過，并在DE2-70開發(fā)平臺和GW48EDA實(shí)驗(yàn)系統(tǒng)上通過了硬件測試，可直接使用。
《EDA技術(shù)與應(yīng)用：基于Quartus
II和VHDL》可作為高等院校電子、通信、自動(dòng)化及計(jì)算機(jī)等專業(yè)EDA應(yīng)用技術(shù)的教學(xué)用書，也可用于大學(xué)高年級本科生、研究生教學(xué)及電子設(shè)計(jì)工程師技術(shù)培訓(xùn)，也可作為EDA技術(shù)愛好者的參考用書。

書籍目錄

第1章  EDA概述
  1.1  EDA技術(shù)及其發(fā)展
    1.1.1  EDA技術(shù)的發(fā)展歷程
    1.1.2  EDA技術(shù)的主要內(nèi)容
    1.1.3  EDA技術(shù)的發(fā)展趨勢
  1.2  硬件描述語言
    1.2.1  硬件描述語言的起源
    1.2.2  HDL語言的特征
  1.3  EDA技術(shù)的層次化設(shè)計(jì)方法與流程
    1.3.1  EDA技術(shù)的層次化設(shè)計(jì)方法
    1.3.2  EDA技術(shù)的設(shè)計(jì)流程
  1.4  EDA工具軟件簡介
    1.4.1  MAX+plus II
    1.4.2  Quartus II
    1.4.3  其他仿真軟件
  1.5  IP核
  1.6  互聯(lián)網(wǎng)上的EDA資源
第2章  可編程邏輯器件
  2.1  可編程邏輯器件的發(fā)展歷程及特點(diǎn)
    2.1.1  可編程邏輯器件的發(fā)展歷程
    2.1.2  可編程邏輯器件的特點(diǎn)
  2.2  可編程邏輯器件分類
    2.2.1  按集成度分
    2.2.2  按編程特性分
    2.2.3  按結(jié)構(gòu)分
  2.3  簡單PLD
    2.3.1  PLD中陣列的表示方法
    2.3.2  PROM
    2.3.3  PLA器件
    2.3.4  PAL器件
    2.3.5  GAL器件
  2.4  CPLD
    2.4.1  傳統(tǒng)CPLD的基本結(jié)構(gòu)
    2.4.2  最新CPLD的基本結(jié)構(gòu)
  2.5  FPGA
    2.5.1  傳統(tǒng)FPGA的基本結(jié)構(gòu)
    2.5.2  最新FPGA的基本結(jié)構(gòu)
  2.6  可編程邏輯器件的發(fā)展趨勢
    2.6.1  先進(jìn)工藝
    2.6.2  處理器內(nèi)核
    2.6.3  硬核與結(jié)構(gòu)化ASIC
    2.6.4  低成本器件
第3章  Quartus II開發(fā)系統(tǒng)
  3.1  Quartus II簡介
    3.1.1Quartus II 9.0的特點(diǎn)
    3.1.2  Quartus II系統(tǒng)安裝許可與技術(shù)支持
    3.1.3  Quartus II設(shè)計(jì)流程
  3.2  Quartus II 9.0設(shè)計(jì)入門
    3.2.1  啟動(dòng)Quartus II 9.0
    3.2.2  設(shè)計(jì)輸入
    3.2.3  編譯綜合
    3.2.4  仿真測試
    3.2.5  硬件測試
  3.3  基于原理圖輸入的Quartus II設(shè)計(jì)
  3.4  基于文本輸入的Quartus II設(shè)計(jì)
  3.5  基于LPM可定制宏功能模塊的Quartus II設(shè)計(jì)
  3.6  基于混合輸入方式的Quartus II設(shè)計(jì)
  3.7  嵌入式邏輯分析儀的使用
    3.7.1  Quartus II的SignalTap II原理
    3.7.2  SignalTap II使用流程
    3.7.3  在設(shè)計(jì)中嵌入SignalTap II邏輯分析儀
  3.8  實(shí)驗(yàn)
    3.8.1  實(shí)驗(yàn)3-1  Quartus II原理圖輸入設(shè)計(jì)法
    3.8.2  實(shí)驗(yàn)3-2  4-16線譯碼器的EDA設(shè)計(jì)
    3.8.3  實(shí)驗(yàn)3-3  基于MSI芯片設(shè)計(jì)計(jì)數(shù)器
    3.8.4  實(shí)驗(yàn)3-4  LPM宏功能模塊使用
    3.8.5  實(shí)驗(yàn)3-5  0uartus II設(shè)計(jì)正弦信號發(fā)生器
第4章  VHDL設(shè)計(jì)基礎(chǔ)
  4.1  VHDL的基本組成
    4.1.1  實(shí)體
    4.1.2  構(gòu)造體
    4.1.3  程序包
    4.1.4  庫
    4.1.5  配置
  4.2  VHDL語言的基本要素
    4.2.1  VHDL語言的標(biāo)識符
    4.2.2  VHDL語言的客體
    4.2.3  VHDL語言的數(shù)據(jù)類型
    4.2.4  VHDL語言的運(yùn)算操作符
  4.3  VHDL語言的基本語句
    4.3.1  順序描述語句
    4.3.2  并行語句
  4.4  實(shí)驗(yàn)
    4.4.1  實(shí)驗(yàn)4-1應(yīng)用VHDL完成簡單組合電路設(shè)計(jì)
    4.4.2  實(shí)驗(yàn)4-2算術(shù)加法運(yùn)算電路的VHDL設(shè)計(jì)
    4.4.3  實(shí)驗(yàn)4-3應(yīng)用VHDL完成簡單時(shí)序電路設(shè)計(jì)
    4.4.4  實(shí)驗(yàn)4-4設(shè)計(jì)VHDL加法計(jì)數(shù)器
    4.4.5  實(shí)驗(yàn)4-5設(shè)計(jì)移位運(yùn)算器
第5章  基于Nios II的SOPC軟硬件設(shè)計(jì)
  5.1  Nios II處理器系統(tǒng)
    5.1.1  Nios II嵌入式處理器簡介
    5.1.2  Nios II處理器結(jié)構(gòu)
    5.1.3  Nios II處理器運(yùn)行模式
    5.1.4  寄存器文件
    5.1.5  算術(shù)邏輯單元ALU
    5.1.6  異常和中斷控制
    5.1.7  存儲(chǔ)器與I／O組織
  5.2  Avalon交換結(jié)構(gòu)總線
    5.2.1  Avalon總線基本概念
    5.2.2  Avalon總線特點(diǎn)
    5.2.3  Avalon總線為外設(shè)提供的服務(wù)
    5.2.4  Avalon總線傳輸模式
  5.3  SOPC技術(shù)簡介
    5.3.1  SOPC概念
    5.3.2  SOPC設(shè)計(jì)流程
  5.4  基于Nios II的SOPC開發(fā)實(shí)例
    5.4.1  硬件部分
    5.4.2  軟件部分
  5.5  實(shí)驗(yàn)
    5.5.1  實(shí)驗(yàn)5-1  LCD顯示實(shí)驗(yàn)
    5.5.2  實(shí)驗(yàn)5-2  按鍵控制數(shù)碼管遞增實(shí)驗(yàn)
    5.5.3  實(shí)驗(yàn)5-3  自定義PWM組件實(shí)驗(yàn)
第6章  EDA技術(shù)的應(yīng)用
  6.1  組合邏輯電路的設(shè)計(jì)應(yīng)用
    6.1.1  編碼器設(shè)計(jì)
    6.1.2  譯碼器的設(shè)計(jì)
    6.1.3  多路選擇器的設(shè)計(jì)
    6.1.4  加法器設(shè)計(jì)
    6.1.5  數(shù)值比較器
    6.1.6  算術(shù)邏輯運(yùn)算器
  6.2  時(shí)序邏輯電路的設(shè)計(jì)應(yīng)用
    6.2.1  觸發(fā)器
    6.2.2  鎖存器和寄存器
    6.2.3  計(jì)數(shù)器
  6.3  狀態(tài)機(jī)的設(shè)計(jì)
    6.3.1  有限狀態(tài)機(jī)的VHDL建模
    6.3.2  Moore狀態(tài)機(jī)VHDL設(shè)計(jì)
    6.3.3  Mealy狀態(tài)機(jī)VHDL設(shè)計(jì)
  6.4  存儲(chǔ)器的設(shè)計(jì)
    6.4.1  ROM的設(shè)計(jì)
    6.4.2  RAM的設(shè)計(jì)
    6.4.3  FIFO的設(shè)計(jì)
  6.5  EDA綜合設(shè)計(jì)
    6.5.1  簡易數(shù)字鐘的設(shè)計(jì)
    6.5.2  出租車自動(dòng)計(jì)費(fèi)器EDA設(shè)計(jì)
    6.5.3  數(shù)字密碼鎖EDA設(shè)計(jì)
附錄1  DE2-70實(shí)驗(yàn)板引腳配置信息
    附錄1-1  時(shí)鐘信號引腳配置信息
    附錄1-2  撥動(dòng)開關(guān)引腳配置信息(上位高電平，下位低電平)
    附錄1-3  按鈕開關(guān)引腳配置(彈跳開關(guān)，可作手動(dòng)時(shí)鐘，按下為低電平)
    附錄1-4  LED引腳配置(LEDR為紅色，LEDG為綠色)
    附錄1-5  7段共陽極數(shù)碼管引腳配置
    附錄1-6  LCD模塊引腳配置
    附錄1-7  ADV7123引腳配置信息
    附錄1-8  音頻編解碼芯片引腳配置
    附錄1-9  RS-232引腳配置
    附錄1-10  PS／2引腳配置
    附錄1-11  以太網(wǎng)芯片引腳配置
    附錄1-12  TV解碼芯片引腳配置
    附錄1-13  12C bus引腳配置
    附錄1-14  紅外線接收器IR引腳配置
    附錄1-15  USB(ISP1362)引腳配置
    附錄1-16  SRAM引腳配置
    附錄1-17  DRAM引腳配置
    附錄1-18  Flash引腳配置
    附錄1-19  SD卡插槽引腳配置
    附錄1-20  GPIO引腳配置信息
附錄2  GW48EDA系統(tǒng)使用說明
參考文獻(xiàn)

章節(jié)摘錄

版權(quán)頁：   插圖：   ①對Altera提供的宏功能模塊進(jìn)行實(shí)例化。MegaWizard Plug—In Manager（Tools菜單）用于建立或修改包含宏功能模塊自定義變量的設(shè)計(jì)文件。這些自定義宏功能模塊變量是基于Ahera提供的包括LPM函數(shù)在內(nèi)的宏功能模塊。宏功能模塊以原理圖文件中的符號塊表示。 ②插入塊和基本單元符號。流程圖使用稱為塊的矩形符號代表設(shè)計(jì)實(shí)體，以及相應(yīng)的已分配信號，在從上到下的設(shè)計(jì)中很有用。塊是用代表相應(yīng)信號流程的管道連接起來的?？梢詫⒘鞒虉D專用于工程的設(shè)計(jì)，也可以將流程圖與圖形單元相結(jié)合。QuartusⅡ軟件提供可在塊編輯器中使用的各種邏輯功能符號，包括基本單元、參數(shù)化模塊庫（LPM）函數(shù)和其他宏功能模塊。 ③從塊或原理圖設(shè)計(jì)中建立文件。若要層次化設(shè)計(jì)工程，可以在塊編輯器中使用Create／Update命令（File菜單），從原理圖設(shè)計(jì)文件中的塊開始，建立其他原理圖設(shè)計(jì)文件、AHDL包含文件、Verilog HDL和VHDL設(shè)計(jì)文件以及Quartus Ⅱ塊符號文件。還可以從原理圖設(shè)計(jì)文件本身建立Verilog設(shè)計(jì)文件、VHDL設(shè)計(jì)文件和塊符號文件。 （2）符號編輯器（Symbol Editor） 符號編輯器用于查看和編輯代表宏功能、宏功能模塊、基本單元或設(shè)計(jì)文件的預(yù)定義符號，每個(gè)Symbol Editor文件代表一個(gè)符號。對于每個(gè)符號文件，均可以從包含Altera宏功能模塊和LPM函數(shù)的庫中選擇?？梢宰远x這些塊符號文件，然后將這些符號添加到使用Block Editor建立的原理圖中。Symbol Editor用于讀取并編輯符號文件（.sym），并將它們轉(zhuǎn)存為塊符號文件。 （3）文本編輯器（Text Editor） Quartus Ⅱ Text Editor是一個(gè)靈活的工具，用于以AHDL、VHDL和VerilogHDL語言以及Tcl腳本語言輸入文本型設(shè)計(jì)。還可以使用Text Editor輸入、編輯和查看其他ASCII文本文件，包括Quartus Ⅱ軟件或由Quartus Ⅱ軟件建立的文本文件?？梢杂肨ext Editor將任何AHDL語句，或節(jié)段模板、Tcl命令，或任何支持VHDL或Verilog HDL構(gòu)造模板插入當(dāng)前文件中。AHDL、VHDL和Verilog HDL模板為輸入HDL語法提供了一個(gè)簡便的方法，可以提高設(shè)計(jì)輸入的速度和準(zhǔn)確度。 Verilog設(shè)計(jì)文件和VHDL設(shè)計(jì)文件可以包含Quartus Ⅱ支持的語法語義的任意組合。它們還可以包含Altera提供的邏輯功能，包括基本單元和宏功能模塊，以及用戶自定義的邏輯功能。在文本編輯器中，使用Create／Update命令（File菜單）從當(dāng)前的Verilog HDL或VHDL設(shè)計(jì)文件建立框圖符號文件，然后將其合并到框圖設(shè)計(jì)文件中。同樣，可以建立代表Verilog HDL或VHDL設(shè)計(jì)文件的AHDL包含文件，并將其合并到文本設(shè)計(jì)文件中或另一個(gè)Verilog HDL或VHDL設(shè)計(jì)文件中。

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