CPLD/FPGA設(shè)計與應(yīng)用高級教程

內(nèi)容概要

本書結(jié)合目前主流的cpld／fpga產(chǎn)品以及最流行的設(shè)計理念，系統(tǒng)、詳細(xì)地介紹cpld／fpga的硬件結(jié)構(gòu)、硬件描述語言與驗證語言的基礎(chǔ)應(yīng)用以及高級應(yīng)用；詳細(xì)介紹如何使用verilog hdl語言進(jìn)行有限狀態(tài)機(jī)設(shè)計和testbench設(shè)計，以及如何使用modelsim進(jìn)行功能仿真和時序仿真；簡要介紹驗證方法學(xué)的基本概念以及驗證語言的比較，并就cpld／fpga的系統(tǒng)應(yīng)用進(jìn)行了詳細(xì)探討，包括dsp設(shè)計、嵌入式處理器設(shè)計、hardcopy設(shè)計、嵌入式邏輯分析儀的使用以及cpld／fpga的板級設(shè)計?！　”緯瓤勺鳛殡娮有畔ⅰ⑼ㄐ殴こ桃约跋嚓P(guān)工科專業(yè)的本科高年級學(xué)生和研究生教材，也可作為全國大學(xué)生電子設(shè)計競賽的培訓(xùn)教材，以及從事電子電路系統(tǒng)設(shè)計與cpld／fpga／asic設(shè)計的工程技術(shù)人員的參考用書。

書籍目錄

第1章 概述 　1.1 數(shù)字電路基礎(chǔ)及發(fā)展演變 　1.2 cpld／fpga的介紹 　1.3 設(shè)計語言及其方法的介紹 　1.4 硬件語言與軟件語言的區(qū)別 　1.5 設(shè)計與驗證流程 　1.6 cpld／fpga的前景與展望 　1.7 本章小結(jié) 　1.8 思考與練習(xí) 第2章 cpld／fpga硬件結(jié)構(gòu) 　2.1 pld的分類 　2.2 乘積項結(jié)構(gòu)的基本原理 　2.3 查找表結(jié)構(gòu)的基本原理 　2.4 傳統(tǒng)cpld的基本結(jié)構(gòu) 　2.5 傳統(tǒng)fpga的基本結(jié)構(gòu) 　2.6 最新cpld的基本結(jié)構(gòu) 　2.7 最新fpga的基本結(jié)構(gòu) 　2.8 cpld與fpga的選擇 　2.9 cpld／fpga的配置 　2.10 本章小結(jié) 　2.11 思考與練習(xí) 第3章 verilog hdl語法基礎(chǔ) 　3.1 verilog hdl的特點(diǎn) 　3.2 verilog hdl的描述方式 　3.3 模塊和端口 　3.4 注 釋 　3.5 常量、變量與邏輯值 　3.6 操作符 　3.7 操作數(shù) 　3.8 參數(shù)指令 　3.9 編譯指令 　3.10 系統(tǒng)任務(wù)和系統(tǒng)函數(shù) 　3.11 實例1：串并轉(zhuǎn)換程序設(shè)計 　3.12 本章小結(jié) 　3.13 思考與練習(xí) 第4章 verilog的描述與參數(shù)化設(shè)計 　4.1 數(shù)據(jù)流描述 　4.2 行為級描述 　4.3 結(jié)構(gòu)化描述　4.4 高級編程語句 　4.5 參數(shù)化設(shè)計 　4.6 混合描述 　4.7 實例2：i2c slave控制器的設(shè)計 　4.8 本童小結(jié) 　4.9 思考與練習(xí) 第5章 有限狀態(tài)機(jī)設(shè)計 　5.1 有限狀態(tài)機(jī)的基本概念 　5.2 狀態(tài)機(jī)描述的基本語法 　5.3 狀態(tài)編碼 　5.4 狀態(tài)初始化 　5.5 full case與parallel case 　5.6 狀態(tài)機(jī)的描述 　5.7 實例3：pci slave接口設(shè)計 　5.8 本章小結(jié) 　5.9 思考與練習(xí) 第6章 約束與延時分析 　6.1 約束的目的 　6.2 引腳約束及電氣標(biāo)準(zhǔn)設(shè)定 　6.3 時序約束的基本概念 　6.4 時序約束的本質(zhì) 　6.5 靜態(tài)延時分析 　6.6 統(tǒng)計靜態(tài)延時分析 　6.7 動態(tài)延時分析 　6.8 實例4：建立時間和保持時間違例分析 　6.9 時序違例及解決方式　6.10 實例5：四角測試中的時序分析 　6.11 實例6：lpc slave接口設(shè)計 　6.12 本章小結(jié) 　6.13 思考與練習(xí) 第7章 rtl設(shè)計原則及技巧 　7.1 rtl設(shè)計的主要原則 　7.2 rtl設(shè)計的主要技巧 　7.3 組合邏輯設(shè)計 　7.4 時序邏輯設(shè)計 　7.5 代碼風(fēng)格 　7.6 實例8：信號消抖時的亞穩(wěn)態(tài)及解決方案 　7.7 本章小結(jié) 　7.8 思考與練習(xí) 第8章 仿真與testbench設(shè)計 　8.1 仿真概述 　8.2 仿真器的選擇 　8.3 modelsim簡介與仿真 　8.4 testbench設(shè)計 　8.5 testbench結(jié)構(gòu)化 　8.6 實例9：基于modelsim的i2c slavetestbench設(shè)計 　8.7 實例10：基于modelsim的lpc slave接口仿真設(shè)計 　8.8 實例11：基于modelsim的信號消抖程序仿真設(shè)計 　8.9 本章小結(jié) 　8.10 思考與練習(xí) 第9章 cpld／fpga的驗證方法學(xué) 　9.1 驗證與仿真 　9.2 驗證與測試 　9.3 驗證的期望 　9.4 驗證的語言 　9.5 斷 言 　9.6 驗證的分類 　9.7 代碼覆蓋 　9.8 驗證工具 　9.9 驗證計劃 　9.10 dft 　9.11 版本控制 　9.12 實例12：基于fsm的sva斷言驗證設(shè)計 　9.13 本章小結(jié) 　9.14 思考與練習(xí) 第10章 cpld／fpga的高級應(yīng)用 　10.1 基于dsp的fpga設(shè)計 　10.2 基于嵌入式處理器的fpga設(shè)計 　10.3 典型的sopc運(yùn)用：nios ii簡介及應(yīng)用 　10.4 基于hardcopy技術(shù)的fpga設(shè)計 　10.5 嵌入式邏輯分析儀 　10.6 本章小結(jié) 　10.7 思考與練習(xí) 第11章 cpld／fpga系統(tǒng)設(shè)計 　11.1 常用電平標(biāo)準(zhǔn)及其接口設(shè)計 　11.2 信號完整性概述 　11.3 高速設(shè)計與serdes 　11.4 電源完整性概述 　11.5 功耗與熱設(shè)計 　11.6 pcb設(shè)計與cpld／fpga系統(tǒng)設(shè)計 　11.7 實例16：基于μc／os-ii的fpga系統(tǒng)設(shè)計 　11.8 本章小結(jié) 　11.9 思考與練習(xí) 參考文獻(xiàn)

章節(jié)摘錄

　　與等效性檢查和模型檢查不同的一個類別是自動推理，它使用邏輯推理來證明具體實現(xiàn)和相關(guān)的規(guī)范是否一致，就好像一個數(shù)學(xué)形式的論證和推演一樣，因此自動推理是建立在定理證明理論之上，驗證者需要先提取系統(tǒng)的模型并表示為邏輯的命題、謂語、引理和定理等，并且確定待驗證的性質(zhì)。驗證者通過不斷的引導(dǎo)、不斷地對現(xiàn)有條件包括已證明的定理應(yīng)用規(guī)則來產(chǎn)生新的定理，直到推出所需要的定理為止?！　∽詣油评硐鄬τ谀Ｐ蜋z查和等效性檢查而言，最大的優(yōu)點(diǎn)莫過于它既可以應(yīng)用于無窮狀態(tài)轉(zhuǎn)換系統(tǒng)，又可以應(yīng)用于有限的狀態(tài)系統(tǒng)。人為因素在自動推理中占有很重要的位置——依照目前的技術(shù)，自動推理還不能由計算機(jī)來自動完成，需要驗證者具有相當(dāng)豐富的證明經(jīng)驗才能得以實現(xiàn)。　　等效性檢查、模型檢查以及自動推理互相補(bǔ)充，在驗證過程中同時應(yīng)用。　　如果形式驗證與仿真和斷言結(jié)合，那么又可以分為靜態(tài)形式驗證和動態(tài)形式驗證。　　仿真器可以覆蓋很大的范圍，但是需要動態(tài)地產(chǎn)生測試激勵或者驗證環(huán)境。另外有些仿真并不能完全覆蓋設(shè)計中的每一項，特別是深藏在設(shè)計中的大量的交互邏輯行為。靜態(tài)形式驗證中的最大的特點(diǎn)就是采用一個合適的工具讀取設(shè)計的功能描述，然后盡可能地對邏輯進(jìn)行分析以確保異常的狀況不會出現(xiàn)。它不需要仿真器就可以檢查所有的狀態(tài)空間，并且非常精準(zhǔn)。但是它只能檢測設(shè)計中的一小部分，隨著空間的呈指數(shù)型增大就有可能出現(xiàn)“狀態(tài)空間爆炸”，因此在這種情況下使用靜態(tài)形態(tài)驗證就不再適合?！　榱私鉀Q靜態(tài)形態(tài)驗證的局限性，動態(tài)形式驗證把仿真和靜態(tài)形式驗證相結(jié)合來實現(xiàn)形式驗證。動態(tài)形式驗證會直接設(shè)置一個邊界條件——在設(shè)計中很難遇到或者很難達(dá)到的功能性條件。在邊界條件里面使用靜態(tài)形態(tài)驗證工具盡最大可能來評估邊界條件，而不采用仿真器。一旦達(dá)到一個邊界條件，或者說靜態(tài)形態(tài)驗證已經(jīng)完成了對邊界條件的評估后，控制權(quán)就交給仿真器繼續(xù)原來的仿真。

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