EDA技術(shù)及應(yīng)用

內(nèi)容概要

　　《21世紀(jì)高等學(xué)校規(guī)劃教材：EDA技術(shù)及應(yīng)用》為21世紀(jì)高等學(xué)校規(guī)劃教材。
　　《21世紀(jì)高等學(xué)校規(guī)劃教材：EDA技術(shù)及應(yīng)用》是根據(jù)不斷發(fā)展的EDA技術(shù)以及作者多年的教學(xué)經(jīng)驗(yàn)和工程實(shí)踐，并在參閱大量同類教材和相關(guān)文獻(xiàn)的基礎(chǔ)上編寫完成。本書在內(nèi)容結(jié)構(gòu)、基本方法、應(yīng)用實(shí)例等方面的安排和取舍上，既考慮了EDA技術(shù)理論的系統(tǒng)性、完整性和簡(jiǎn)潔性，又注重了EDA技術(shù)教學(xué)的可操作性和實(shí)踐性，盡量做到用理論指導(dǎo)電子設(shè)計(jì)實(shí)踐，用設(shè)計(jì)實(shí)例驗(yàn)證理論技術(shù)，實(shí)現(xiàn)了理論與實(shí)踐的有機(jī)結(jié)合。另外，本書每章均附有內(nèi)容提要、本章小結(jié)和習(xí)題與正文配合，便于組織教學(xué)和自學(xué)。
　　《21世紀(jì)高等學(xué)校規(guī)劃教材：EDA技術(shù)及應(yīng)用》主要作為普通高等學(xué)校電子信息類、計(jì)算機(jī)類、電氣類等相關(guān)專業(yè)的本科生教材，也可作為高職高專與函授教材，同時(shí)可供相關(guān)工程技術(shù)人員參考。

書籍目錄

前言
第1章 EDA技術(shù)概述
1.1 EDA技術(shù)的含義
1.2 EDA技術(shù)的發(fā)展
1.3 EDA技術(shù)的主要內(nèi)容
1.4 EDA設(shè)計(jì)方法
1.5 EDA設(shè)計(jì)流程
本章小結(jié)
習(xí)題
第2章 可編程邏輯器件
2.1 概述
2.2 可編程邏輯器件的組成和分類
2.3 可編程陣列邏輯（PAL）器件
2.4 通用邏輯陣列（GAL）器件
2.5 復(fù)雜可編程邏輯器件（CPLD）
2.6 現(xiàn)場(chǎng)可編程門陣列（FPGA）器件
2.7 FPGA和CPLD的差別與特點(diǎn)
2.8 可編程邏輯器件產(chǎn)品簡(jiǎn)介
本章小結(jié)
習(xí)題
第3章 EDA開發(fā)軟件及應(yīng)用
3.1 Quar[usⅡ簡(jiǎn)介
3.2 QuartusⅡ軟件的安裝
3.3 QuanusⅡ軟件的設(shè)計(jì)流程
3.4 QuartusⅡ軟件的設(shè)計(jì)應(yīng)用
3.5 QuartusⅡ中可參數(shù)化宏模塊介紹及應(yīng)用
3.6 嵌入式邏輯分析儀SignalTapⅡ
3.7 仿真軟件ModelSim及其應(yīng)用
本章小結(jié)
習(xí)題
第4章 VerilogHDL硬件描述語(yǔ)言
4.1 VerilogHDL概述
4.2 VerilogHDL語(yǔ)言要素
4.3 VerilogHDL設(shè)計(jì)模塊的基本結(jié)構(gòu)
4.4 門級(jí)建模
4.5 數(shù)據(jù)流建模
4.6 行為級(jí)建模
4.7 結(jié)構(gòu)建模
4.8 任務(wù)和函數(shù)
4.9 編譯預(yù)處理
4.10 系統(tǒng)任務(wù)和系統(tǒng)函數(shù)
本章小結(jié)
習(xí)題
第5章 EDA基礎(chǔ)實(shí)驗(yàn)
5.1 原理圖輸入法設(shè)計(jì)實(shí)驗(yàn)
5.2 VerilogHDL輸入法設(shè)計(jì)實(shí)驗(yàn)
5.3 硬件控制接口實(shí)驗(yàn)
本章小結(jié)
習(xí)題
第6章 EDA技術(shù)的應(yīng)用
6.1 數(shù)字鐘設(shè)計(jì)
6.2 鍵盤掃描及數(shù)碼管顯示應(yīng)用
6.3 串行接口應(yīng)用
6.4 計(jì)算器設(shè)計(jì)
6.5 交通控制器設(shè)計(jì)
本章小結(jié)
習(xí)題
附錄 ATE3教學(xué)與開發(fā)平臺(tái)
附錄 BDE2教學(xué)與開發(fā)平臺(tái)
參考文獻(xiàn)

章節(jié)摘錄

　　Quartus Ⅱ編譯器是由一系列處理工具模塊構(gòu)成的，這些模塊負(fù)責(zé)對(duì)設(shè)計(jì)項(xiàng)目的檢錯(cuò)、邏輯綜合、結(jié)構(gòu)綜合、輸出結(jié)果的編輯配置，以及時(shí)序分析等。在這一過程中，將設(shè)計(jì)項(xiàng)目適配到FPGA/CPLD目標(biāo)器中，同時(shí)產(chǎn)生多種用途的輸出文件，如功能和時(shí)序信息文件、器件編程的目標(biāo)文件等。編譯器首先檢查出工程設(shè)計(jì)文件中可能的錯(cuò)誤信息，以供設(shè)計(jì)者排除，然后產(chǎn)生一個(gè)結(jié)構(gòu)化的以網(wǎng)表文件表達(dá)的類似電路原理圖的文件。在編譯前，設(shè)計(jì)者可以通過各種不同的設(shè)置和約束選擇，指導(dǎo)編譯器使用各種不同的綜合和適配技術(shù)（如時(shí)序驅(qū)動(dòng)技術(shù)、增量編譯技術(shù)、邏輯鎖定技術(shù)等），以便提高設(shè)計(jì)項(xiàng)目的工作速度，優(yōu)化器件的資源利用率。而且在編譯過程中及編譯完成后，可以從編譯報(bào)告窗口中獲得所有相關(guān)的詳細(xì)編譯結(jié)果，以利于設(shè)計(jì)者及時(shí)調(diào)整設(shè)計(jì)方案。編譯前首先選擇Processing—Start Compilation命令，啟動(dòng)全程編譯。這里所謂的全程編譯（（Compilation）包括以上提到的QuartusⅡ?qū)υO(shè)計(jì)輸入的多項(xiàng)處理操作，其中包括輸入文件的排錯(cuò)、數(shù)據(jù)網(wǎng)表文件提取、邏輯綜合、適配、裝配文件（仿真文件與編程配置文件）生成，以及基于目標(biāo)器件的工程時(shí)序分析等。

圖書封面

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