FPGA/CPLD技術(shù)實(shí)用教程

前言

隨著對電路功能及性能要求的不斷提升，傳統(tǒng)的簡單集成電路已不能滿足設(shè)計(jì)者的需求，可編程器件逐漸成為廣大硬件工程師所必需的設(shè)計(jì)器件，尤其適合于新產(chǎn)品的開發(fā)與小批量生產(chǎn)，因此深受廣大工程技術(shù)人員的喜愛。FPGA／CPLD、DSP和CPU被稱為未來數(shù)字電路系統(tǒng)的三塊基石，也是目前硬件設(shè)計(jì)研究的熱點(diǎn)。與傳統(tǒng)電路設(shè)計(jì)方法相比，F(xiàn)PGA／CPLD具有功能強(qiáng)大，開發(fā)過程投資小、周期短，可反復(fù)編程修改，保密性能好，開發(fā)工具智能化等特點(diǎn)，特別是隨著電子工藝的不斷改進(jìn)，低成本FPGA／CPLD器件推陳出新，這一切促使FPGA／CPLD成為當(dāng)今硬件設(shè)計(jì)的首選方式之一，被廣泛應(yīng)用于通信、儀器儀表、工業(yè)控制、信息處理等系統(tǒng)的設(shè)計(jì)與生產(chǎn)中。而掌握可編程邏輯器件FPGA／CPLD的設(shè)計(jì)技術(shù)，則成為電子信息類專業(yè)技術(shù)人員的一項(xiàng)必備設(shè)計(jì)手段和技能。Altera公司作為世界上最大的可編程邏輯器件供應(yīng)商之一，不斷地引領(lǐng)著世界上可編程器件領(lǐng)域的發(fā)展方向。其主要產(chǎn)品從早期的MAx系列、FLEx系列、ACEX系列到現(xiàn)在流行的MAXII系列、Stmtix系列、StratixcII系列、Cy-elone系列、cycloneclI系列等都有經(jīng)典之作，非常有利于我們深入了解可編程器件。而作為Altera公司新一代開發(fā)軟件的Quar.tuscII更是具備了強(qiáng)大的功能，使我們能夠非常方便地開發(fā)可編程硬件系統(tǒng)。故本書以Altera公司FPGA／CPLD產(chǎn)品及QuartusII開發(fā)平臺(tái)作為載體，全面介紹可編程器件原理、設(shè)計(jì)、應(yīng)用等基本知識(shí)與技能。本書主要內(nèi)容有：第1章首先給出可編程邏輯器件的基本概念、結(jié)構(gòu)特點(diǎn)，并對其常用的開發(fā)工具、開發(fā)流程加以說明；第2章介紹了VHDL語言的基本概念、語法規(guī)范及功能特點(diǎn)，并通過大量實(shí)例展示其應(yīng)用技巧；第3章以Altera的QuartusⅡ綜合開發(fā)平臺(tái)為例，介紹典型EDA開發(fā)軟件的基本功能、用戶界面、設(shè)計(jì)流程；第4～5章介紹了典型的組合邏輯及時(shí)序邏輯電路設(shè)計(jì)的基本方法及技巧；第6章簡單介紹了GW48EDA實(shí)驗(yàn)系統(tǒng)的基本特點(diǎn)及使用方法，并結(jié)合實(shí)例給出了FPGA／CPLD硬軟件應(yīng)用與開發(fā)的基本知識(shí)及技能。

內(nèi)容概要

　　《FPGA/CPLD技術(shù)實(shí)用教程》從實(shí)際應(yīng)用角度出發(fā)，以Ahera公司的FPGA／CPLD芯片及相關(guān)EDA軟件為載體，由淺入深地介紹了基于FPGA／CPLD器件的應(yīng)用系統(tǒng)軟硬件沒計(jì)相關(guān)知識(shí)與工程技巧；QuartusII開發(fā)工具軟件的使用方法與開發(fā)技術(shù)；VHDL語言的語法結(jié)構(gòu)和編程技巧以及常用組合與時(shí)序邏輯電路的設(shè)計(jì)方法?！禙PGA/CPLD技術(shù)實(shí)用教程》同時(shí)以康芯GW48EDA實(shí)驗(yàn)開發(fā)系統(tǒng)為例，簡單介紹了應(yīng)用開發(fā)的步驟與技巧。　　《FPGA/CPLD技術(shù)實(shí)用教程》結(jié)構(gòu)清晰、內(nèi)容全面并且重點(diǎn)突出，基礎(chǔ)知識(shí)與大量實(shí)例相結(jié)合，突出實(shí)用性和可操作性，略去了部分抽象冷僻的內(nèi)容，重點(diǎn)放在基本概念和常用方法的講解上?！禙PGA/CPLD技術(shù)實(shí)用教程》可作為高職院校電子信息、機(jī)電、通信、自動(dòng)化、計(jì)算機(jī)等專業(yè)的教材或教學(xué)參考書使用，也可作為從事各類電子系統(tǒng)設(shè)計(jì)的廣大工程技術(shù)人員的培訓(xùn)教材或?qū)嵱霉ぞ邥?/pre>



書籍目錄
第1章　可編程邏輯器件簡介　1.1　可編程邏輯設(shè)計(jì)技術(shù)簡介　　1.1.1　可編程邏輯器件發(fā)展簡史　　1.1.2　可編程邏輯器件特點(diǎn)　　1.1.3　可編程邏輯器件分類　　1.1.4　主要可編程邏輯器件生產(chǎn)廠商及典型器件　1.2　FPGA／CPLD的基本結(jié)構(gòu)　　1.2.1　CPLD的基本結(jié)構(gòu)　　1.2.2　FPGA的基本結(jié)構(gòu)　　1.2.3　CPLD和FPGA的比較及選用　1.3　FPGA／CPLD的設(shè)計(jì)流程　1.4　FPGA／CPLD的開發(fā)工具－EDA軟件　　1.4.1　設(shè)計(jì)輸入工具　　1.4.2　綜合工具　　1.4.3　仿真工具　　1.4.4　實(shí)現(xiàn)與優(yōu)化工具　　1.4.5　后端輔助工具　　1.4.6　驗(yàn)證調(diào)試工具　　1.4.7　系統(tǒng)級(jí)設(shè)計(jì)環(huán)境　1.5　下一代可編程邏輯設(shè)計(jì)技術(shù)展望　　1.5.1　下一代可編程邏輯器件硬件發(fā)展趨勢　　1.5.2　下一代EDA軟件設(shè)計(jì)方法發(fā)展趨勢　1.6　Ahera典型FPGA／CPLD的結(jié)構(gòu)　　1.6.1　Altera高密度FPGA　　1.6.2　Altera低成本FPGA　　1.6.3　Altera的CPLD器件　1.7　本章小結(jié)　1.8　習(xí)題第2章　VHDL硬件描述語言　2.1　VHDL概述　　2.1.1　VHDL語言的特點(diǎn)　　2.1.2　VHDL程序的一般結(jié)構(gòu)　2.2　VHDL語言的程序結(jié)構(gòu)　　2.2.1　實(shí)體（ENTTY）　　2.2.2　結(jié)構(gòu)體（ARCHITECTURE）　　2.2.3　庫（LIBRARY）　　2.2.4　程序包（PACKAGE）　　2.2.5　配置（CONFIGURATION）　2.3　VHDL語言的數(shù)據(jù)類型　　2.3.1　VHDL的文字規(guī)則　　2.3.2　VHDL的數(shù)據(jù)對象（Data0bject）　　2.3.3　VHDL的數(shù)據(jù)類型（Data　Type）　　2.3.4　VHDL的類型轉(zhuǎn)換　2.4　VHDL的操作符（Operator）　　2.4.1　操作符的種類　　2.4.2　操作符的優(yōu)先級(jí)　　2.4.3　邏輯操作符（LogicalOperator。）　　2.4.4　關(guān)系操作符（IlelationalOperatol）　　2.4.5　算術(shù)操作符（AritIlmeticOperator）　2.5　VHDL的順序語句（SequentialStatement）　　2.5.1　賦值語句　　2.5.2　流程控制語句　　2.5.3　等待語句（WAIT）　　2.5.4　子程序調(diào)用語句　　2.5.5　返回語句（RETURN）　　2.5.6　空操作語句（NULL）　　2.5.7　其他順序語句　2.6　VHDL的并行語句（ConcurTentStatement，）　　2.6.1　塊語句（BlockStatement）　　2.6.2　進(jìn)程語句（ProcessStatement）　　2.6.3　并行過程調(diào)用語句（ConcurrentProcedure（Jail）　　2.6.4　并行信號(hào)賦值語句（ConcurrentSignalAssignment）　　2.6.5　元件例化語句（ComponentInstanfiat：ion）　　2.6.6　生成語句（CenerateStatement）　2.7　本章小結(jié)　2.8　習(xí)題第3章　QuartusⅡ軟件及應(yīng)用　3.1　QuaitusⅡ軟件概述　　3.1.1　QuailusⅡ軟件的功能簡介　　3.1.2　QuariusⅡ軟件的用戶界面　3.2　基本設(shè)計(jì)流程　　3.2.1　工程文件管理　　3.2.2　創(chuàng)建QuartusⅡ的工程　　3.2.3　設(shè)計(jì)輸入方式　　3.2.4　基于圖形編輯輸入法的設(shè)計(jì)過程　　3.2.5　基于文本編輯輸入法的設(shè)計(jì)過程　3.3　SignalProbe及SignalTapⅡ邏輯分析器　　3.3.1　SignalProbe　　3.3.2　SignalTapⅡ邏輯分析器　3.4　本章小結(jié)　3.5　習(xí)題第4章　組合邏輯電路設(shè)計(jì)第5章　時(shí)序邏輯電路設(shè)計(jì)第6章　GW48　EDA實(shí)驗(yàn)系統(tǒng)使用方法簡介


章節(jié)摘錄
插圖：1.1.1可編程邏輯器件發(fā)展簡史  隨著微電子設(shè)計(jì)技術(shù)與工藝的發(fā)展，數(shù)字集成電路由電子管、晶體管、中小規(guī)模集成電路、超大規(guī)模集成電路逐步發(fā)展到專用集成電路（ASIC，Application Specialized IntegreatedCircle）。ASIC是指應(yīng)特定用戶要求和特定電子系統(tǒng)的需要而設(shè)計(jì)、制造的集成電路，其特點(diǎn)是面向特定用戶的需求，品種多、批量少，要求設(shè)計(jì)和生產(chǎn)周期短。作為集成電路技術(shù)與特定用戶需求緊密結(jié)合的產(chǎn)物，ASIC與通用集成電路相比具有體積更小、功耗更低、性能更高、保密性更強(qiáng)等優(yōu)點(diǎn)。然而，ASIC器件也存在著改版投資大、靈活性差等缺陷，制約了它的應(yīng)用范圍。ASIC的設(shè)計(jì)主要有全定制（full custom）設(shè)計(jì)方法和半定制（semi-custom）設(shè)計(jì)方法。全定制方法是完全由設(shè)計(jì)師根據(jù)工藝要求，以盡可能高的速度、盡可能小的面積以及完全匹配的封裝，獨(dú)立地進(jìn)行芯片設(shè)計(jì)。這種方法雖然針對性強(qiáng)，有望達(dá)到最優(yōu)的設(shè)計(jì)性能，但卻需要花費(fèi)大量的時(shí)間與人力來進(jìn)行專業(yè)化設(shè)計(jì)，而且一旦需要修改內(nèi)部設(shè)計(jì)，則將造成重大損失，故其設(shè)計(jì)成本相對較高，適合于大批量的ASIC芯片設(shè)計(jì)。相比之下，半定制方法是一種基于已有庫元件的約束性設(shè)計(jì)，可大大簡化設(shè)計(jì)過程、縮短設(shè)計(jì)周期，并提高芯片的成品率，對于小規(guī)模設(shè)計(jì)生產(chǎn)和實(shí)驗(yàn)具有明顯的優(yōu)勢。目前，作為ASIC領(lǐng)域中的一種半定制方式，用可編程邏輯器件PLD（frogrammable Log-icDevice）來進(jìn)行ASIC設(shè)計(jì)已得到廣泛應(yīng)用。用戶借助于特定的電子設(shè)計(jì)自動(dòng)化（EDA，E.1ectronic design automation）軟件，即可在實(shí)驗(yàn)室內(nèi)快速、方便地開發(fā)出功能獨(dú)特的專用集成電路，并且還可以方便地實(shí)現(xiàn)加密和重新編程，從而大大加快硬件系統(tǒng)的設(shè)計(jì)速度、降低了設(shè)計(jì)成本、提高了系統(tǒng)的可靠性、靈活性和保密性。可編程邏輯器件PLD的發(fā)展大致可分為4個(gè)階段，即從20世紀(jì)70年代初到70年代中為第1階段，20世紀(jì)70年代中到80年代中為第2階段，20世紀(jì)80年代中到90年代末為第3階段，20世紀(jì)90年代末到目前為第4階段。




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