基于Verilog HDL的通信系統(tǒng)設(shè)計(jì)

前言

隨著電子技術(shù)的發(fā)展，當(dāng)前的數(shù)字通信系統(tǒng)正朝著速度快、帶寬大、體積小、集成度高的方向發(fā)展，并且發(fā)展極為迅猛，新技術(shù)層出不窮。推動(dòng)該浪潮的引擎就是日趨進(jìn)步和完善的FPGA設(shè)計(jì)技術(shù)。目前FPGA以其功能強(qiáng)大、開發(fā)周期短、投資少、可重復(fù)修改、開發(fā)工具智能以及軟件可升級(jí)等特點(diǎn)成為通信系統(tǒng)領(lǐng)域硬件設(shè)計(jì)的首選設(shè)備。目前全球的FPGA生產(chǎn)廠商Xilinx公司和Altera公司的芯片設(shè)計(jì)水平已經(jīng)很高，無論從邏輯門的數(shù)量和芯片處理速度來看，都已基本能夠滿足高速通信數(shù)據(jù)處理的需要。 近年來，隨著通信技術(shù)的發(fā)展和FPGA的普及，翔實(shí)地講解FPGA設(shè)計(jì)技術(shù)在通信領(lǐng)域應(yīng)用的書籍鳳毛麟角，編寫本書的一個(gè)重要目的就在于填補(bǔ)這～市場(chǎng)空缺。本書力圖全面、系統(tǒng)而深入地介紹Verilog HDL及其應(yīng)用方面的相關(guān)知識(shí)，具有如下4大特色：· 入門要求低。本書重點(diǎn)講解通信相關(guān)技術(shù)的FPGA實(shí)現(xiàn)，所以只需要讀者擁有基本的通信背景知識(shí)即可。· 實(shí)用性。本書的Verilog HDL語法及開發(fā)軟件章節(jié)內(nèi)容深入淺出，力求只介紹最實(shí)用的內(nèi)容給讀者，方便讀者迅速入門。而實(shí)例部分則來源于實(shí)際項(xiàng)目，實(shí)用性和可操作性較強(qiáng)?！?概括性。本書內(nèi)容涵蓋了通信的眾多領(lǐng)域，實(shí)例覆蓋面廣，在介紹實(shí)例的同時(shí)又涉及語法、開發(fā)工具中最重要的內(nèi)容，是一本工具書+實(shí)例參考書的綜合讀物?！?新穎性。本書的實(shí)例多為其他圖書沒有涉及的內(nèi)容，同時(shí)本書花費(fèi)了部分篇幅專門講解Verilog HDL的代碼編程規(guī)范，以及常見的FPGA設(shè)計(jì)指導(dǎo)性原則，這部分資料來源于部分國(guó)內(nèi)外知名公司的編程規(guī)范和硬件設(shè)計(jì)工程師的經(jīng)驗(yàn)總結(jié)。加入該部分內(nèi)容的初衷在于力求幫助讀者能夠養(yǎng)成良好的編程習(xí)慣，因?yàn)楹玫木幊塘?xí)慣直接和代碼開發(fā)效率及代碼的可讀性直接相關(guān)。同時(shí)該部分中所涉及的一些硬件工程師的設(shè)計(jì)經(jīng)驗(yàn)總結(jié)，可以較快地提高讀者的工程開發(fā)能力，在以后的實(shí)際系統(tǒng)開發(fā)過程中起到事半功倍的效果。

內(nèi)容概要

　　《基于Verilog HDL的通信系統(tǒng)設(shè)計(jì)》綜臺(tái)幾位作者多年的研究和實(shí)踐經(jīng)驗(yàn)，從Verilog HDL的基本語法知識(shí)開始，簡(jiǎn)要介紹M0delsim和Quartus軟件的使用方法，再對(duì)數(shù)字信號(hào)處理關(guān)鍵技術(shù)的原理和實(shí)踐、無線通信關(guān)鍵技術(shù)的原理和實(shí)踐、有線通信關(guān)鍵技術(shù)的原理和實(shí)踐進(jìn)行全面的分析和介紹；最后給出FPGA的常用設(shè)計(jì)指導(dǎo)原則代碼編寫規(guī)范和實(shí)驗(yàn)指導(dǎo)。這種結(jié)構(gòu)的安排旨在提高讀者的工程實(shí)踐能力，使讀者在設(shè)計(jì)開發(fā)、應(yīng)用過程中起到事半功倍的效果?！　‰S著電子技術(shù)的發(fā)展，當(dāng)前的數(shù)字通信系統(tǒng)正朝著速度快、帶寬大、體積小、集成度高的方向迅猛發(fā)展。推動(dòng)該浪潮迅猛發(fā)展的引擎就是日趨進(jìn)步和完善的FPGA設(shè)計(jì)技術(shù)。FPGA以其功能強(qiáng)大、開發(fā)周期短、投資少、可重復(fù)修改、開發(fā)工具智能以及軟件可升級(jí)等特點(diǎn)成為通信系統(tǒng)領(lǐng)域硬件設(shè)計(jì)的先導(dǎo)。　　《基于Verilog HDL的通信系統(tǒng)設(shè)計(jì)》體系完整，內(nèi)容編寫思路大致按照基礎(chǔ)知識(shí)、應(yīng)用實(shí)例、設(shè)計(jì)指導(dǎo)、代碼規(guī)范和實(shí)驗(yàn)來完成?！痘赩erilog HDL的通信系統(tǒng)設(shè)計(jì)》適合作為高等院校通信、計(jì)算機(jī)專業(yè)本科生和研究生的教學(xué)用書，也可供有關(guān)技術(shù)培訓(xùn)及工程技術(shù)人員自學(xué)參考用。

書籍目錄

前言第一部分 基礎(chǔ)篇第1章 Verilog的基本知識(shí)1.1 Verilog HDL的歷史1.2 Verilog HDL和VHDL的異同1.3 EDA技術(shù)及其應(yīng)用1.3.1 EDA技術(shù)的發(fā)展1.3.2 現(xiàn)代EDA技術(shù)的特點(diǎn)及應(yīng)用1.3.3 EDA技術(shù)的范疇和應(yīng)用1.3.4 EDA技術(shù)的發(fā)展1.4 IP復(fù)用技術(shù)及SOC概況1.4.1 IP核1.4.2 系統(tǒng)芯片1.5 本章小結(jié)第2章 常用Verilog語法2.1 模塊2.2 標(biāo)識(shí)符、關(guān)鍵字和注釋2.2.1 標(biāo)識(shí)符2.2.2 關(guān)鍵詞2.3 數(shù)字值集合2.3.1 值的集合2.3.2 常量2.3.3 變量2.4 運(yùn)算符和表達(dá)式2.4.1 邏輯運(yùn)算符2.4.2 關(guān)系運(yùn)算符2.4.3 算術(shù)運(yùn)算符2.4.4 條件運(yùn)算符2.4.5 等式運(yùn)算符2.4.6 移位運(yùn)算符2.4.7 位拼接運(yùn)算符2.4.8 位運(yùn)算符2.4.9 縮減運(yùn)算符2.4.10 優(yōu)先級(jí)別2.5 行為語句2.5.1 過程語句2.5.2 條件語句2.5.3 循環(huán)語句2.5.4 阻塞賦值和非阻塞賦值2.6 task和function說明語句2.6.1 任務(wù)(task)2.6.2 函數(shù)(function)2.6.3 任務(wù)和函數(shù)的異同2.7 編譯預(yù)處理2.7.1 宏替換'define2.7.2 文件包含'include2.7.3 時(shí)間尺度'timescale2.7.4 條件編譯'ifdef、'else、'endif2.8 本章小結(jié)第3章 功能仿真和下載配置3.1 ModelSim仿真工具3.1.1 ModelSim簡(jiǎn)介3.1.2 ModelSim基本仿真流程3.1.3 ModelSim仿真實(shí)例3.1.4 常用的ModelSim仿真命令介紹3.1.5 dataflow的應(yīng)用3.1.6 ModelSim代碼覆蓋率查看3.2 Quartus Ⅱ的使用方法3.2.1 Quaruts Ⅱ設(shè)計(jì)實(shí)例3.2.2 應(yīng)用RTL電路圖觀察器3.2.3 Altera的IP Core的使用3.3 下載配置設(shè)計(jì)3.3.1 配置方式介紹3.3.2 配置過程3.3.3 配置接口電路3.3.4 Altera公司下載電纜介紹3.3.5 配置芯片介紹3.4 本章小結(jié)第二部分 實(shí)踐篇第4章 簡(jiǎn)單邏輯電路實(shí)現(xiàn)4.1 簡(jiǎn)單組合邏輯電路的Verilog.HDL實(shí)現(xiàn)4.1.1 基本門電路4.1.2 譯碼器4.1.3 數(shù)據(jù)選擇器4.1.4 半加器4.1.5 全加器4.2 簡(jiǎn)單時(shí)序邏輯的Verilog HDL實(shí)現(xiàn)4.2.1 D觸發(fā)器4.2.2 R-S觸發(fā)器4.2.3 J-K觸發(fā)器4.2.4 計(jì)數(shù)器4.2.5 串并轉(zhuǎn)換電路4.2.6 分頻器4.3 幾種常見的存儲(chǔ)設(shè)備設(shè)計(jì)4.3.1 RAM的VefilogHDL實(shí)現(xiàn)4.3.2 ROM的Verilog HDL實(shí)現(xiàn)4.3.3 FIFO的VenlogHDL實(shí)現(xiàn)4.4 本章小結(jié)第5章 數(shù)字濾波器設(shè)計(jì)5.1 數(shù)字濾波器概述5.1.1 數(shù)字濾波器和模擬濾波器的比較5.1.2 數(shù)字濾波器的分類5.1.3 數(shù)字濾波器的數(shù)學(xué)模型5.1.4 數(shù)字濾波器的性能指標(biāo)5.2 FIR濾波器的設(shè)計(jì)與實(shí)現(xiàn)5.2.1 FIR濾波器和IIR濾波器的比較5.2.2 FIR濾波器原理與結(jié)構(gòu)5.2.3 FIR濾波器設(shè)計(jì)5.2.4 FIR濾波器的Verilog HDL實(shí)現(xiàn)5.3 IIR濾波器的設(shè)計(jì)與實(shí)現(xiàn)5.3.1 IIR濾波器原理與結(jié)構(gòu)5.3.2 IIR濾波器的設(shè)計(jì)5.3.3 IIR濾波器的VedlogHDL實(shí)現(xiàn)5.4 多速率處理的設(shè)計(jì)5.4.1 抽取的原理5.4..2 抽取的Verilog HDL實(shí)現(xiàn)5.4.3 內(nèi)插的原理5.4.4 內(nèi)插的Verilog HDL實(shí)現(xiàn)5.5 CIC濾波器的設(shè)計(jì)5.5.1 CIC濾波器的基本理論5.5.2 CIC濾波器的Verilog HDL實(shí)現(xiàn)5.6 本章小結(jié)第6章 數(shù)字調(diào)制與解調(diào)系統(tǒng)設(shè)計(jì)6.1 數(shù)字調(diào)制與解調(diào)的基本原理6.2 ASK調(diào)制與解調(diào)系統(tǒng)的設(shè)計(jì)6.2.1 2.ASK調(diào)制原理6.2.2 2-ASK調(diào)制的Verilog HDL實(shí)現(xiàn)6.2 -32.ASK解調(diào)原理6.2.4 2-ASK解調(diào)的Verilog HDL實(shí)現(xiàn)6.3 FSK調(diào)制與解調(diào)系統(tǒng)的設(shè)計(jì)6¨¨312.FSK調(diào)制原理6.3.2 2-FSK調(diào)制的Verilog HDL實(shí)現(xiàn)6.3.3 2.FSK解調(diào)原理6.4 PSK調(diào)制與解調(diào)系統(tǒng)的設(shè)計(jì)6.4.1 2-PSK調(diào)制基本原理6.4.2 2-PSK調(diào)制的Verilog HDL實(shí)現(xiàn)6.4.3 2-PSK解調(diào)原理6.4.4 2-PSK解調(diào)的Verilog HDL實(shí)現(xiàn)6.5 QPSK調(diào)制與解調(diào)系統(tǒng)的設(shè)計(jì)6.5.1 QPSK調(diào)制原理6.5.2 QPSK調(diào)制的Verilog HDL實(shí)現(xiàn)6.5.3 QPSK解調(diào)6.5.4 QPSK解調(diào)的Verilog HDL實(shí)現(xiàn)6.6 PPM調(diào)制與解調(diào)系統(tǒng)的VeriogHDL實(shí)現(xiàn)6.6.1 PPM調(diào)制原理6.6.2 PPM調(diào)制的Verilog HDL實(shí)現(xiàn)6.6.3 PPM解調(diào)原理6.6.4 PPM解調(diào)的Verilog HDL實(shí)現(xiàn)6.7 本章小結(jié)第7章 RS編譯碼系統(tǒng)設(shè)計(jì)7.1 信道編碼原理7.1.1 信道香農(nóng)定理7.1.2 數(shù)字通信系統(tǒng)的組成7.1.3 差錯(cuò)控制系統(tǒng)分類和信道編碼的簡(jiǎn)介7.2 線性分組碼7.2.1 幾種常見的線性分組碼7.2.2 編碼應(yīng)用7.3 RS碼的編譯碼器設(shè)計(jì)7.3.1 RS碼編碼系統(tǒng)的Verilog HDL實(shí)現(xiàn)7.3.2 Rs碼譯碼系統(tǒng)的Verilog HDL實(shí)現(xiàn)7.4 本章小結(jié)……第8章 直接擴(kuò)頻通信系統(tǒng)設(shè)計(jì)第9章 網(wǎng)絡(luò)管理中UART系統(tǒng)設(shè)計(jì)第10章 以太網(wǎng)物理層關(guān)鍵技術(shù)的Verilog HDL實(shí)現(xiàn)第三部分 技巧和實(shí)驗(yàn)篇第11章 FPGA設(shè)計(jì)指導(dǎo)原則和代碼規(guī)范第12章 實(shí)驗(yàn)設(shè)計(jì)指導(dǎo)參考文獻(xiàn)及參考資料

章節(jié)摘錄

插圖：第一部分　基礎(chǔ)篇第1章　Verilog的基本知識(shí)硬件描述語言（Hardware Description Language，HDL）是一種形式化方法來描述數(shù)字電路和系統(tǒng)的語言，它從出現(xiàn)發(fā)展至今已經(jīng)有20多年歷史。本章從介紹Verilog HDL的發(fā)展歷程講起，進(jìn)一步介紹EDA相關(guān)技術(shù)的發(fā)展現(xiàn)狀，最后介紹了進(jìn)行大規(guī)?？焖俚募呻娐吩O(shè)計(jì)還需要了解的IP復(fù)用和SOC概念。1.1 Verilog HDL的歷史用形式化方法來描述數(shù)字電路和系統(tǒng)的語言構(gòu)成了硬件描述語言（Hardware Description Language，HDL）。通過這種語言可以從上層至下層（從抽象到具體），逐層描述自己的設(shè)計(jì)思想，用一系列分層次的模塊來表示簡(jiǎn)單或復(fù)雜的電路系統(tǒng)。Verilog HDL語言已經(jīng)成為一種標(biāo)準(zhǔn)的硬件描述語言，它有以下一些特點(diǎn)：·作為一種多用途的硬件描述語言，它具有易學(xué)性和易用性。在語法上與C語言非常相似。如果有一定C語言編程經(jīng)驗(yàn)的讀者，那么Verilog HDL語言學(xué)起來非常容易?！ご蠖鄶?shù)邏輯綜合工具都支持Verilog HDL，使得Verilog HDL成為設(shè)計(jì)人員的一個(gè)很好的選擇?！?Verilog HDL語言允許在同一個(gè)模塊中進(jìn)行不同抽象層次的描述，設(shè)計(jì)者可以同時(shí)使用門級(jí)、開關(guān)級(jí)、寄存器器傳輸級(jí)或行為描述代碼對(duì)同一個(gè)硬件模塊進(jìn)行描述?！?所有的制造廠商都提供了Vemog HDL的工藝庫，用以支持仿真，這就為用Verilog HDL設(shè)計(jì)的芯片可以在不同的廠家進(jìn)行生產(chǎn)，提供更大的靈活性。· Verilog HDL擁有強(qiáng)大的接口功能，允許用戶用C語言對(duì)內(nèi)部數(shù)據(jù)結(jié)構(gòu)進(jìn)行描述。Verilog HDL語言是由美國(guó)GDA（Gateway DesignAutomatic）公司的Phi Moordy創(chuàng)立于1983年。在1984～1985年間Phi Moorby設(shè)計(jì)出一個(gè)仿真器稱為Verilog．xL；1986年，他又提出了用于快速門級(jí)仿真的XL算法，對(duì)Verilog HDL的發(fā)展作出了另一個(gè)巨大貢獻(xiàn)。1989年，GDA公司被Cadence公司收購，1990年Cadence公司決定開發(fā)Verilog HDL語言，并成立了OVI（Open Verilog International）組織來促進(jìn)Verilog HDL語言的發(fā)展。1995年，IEEE制定了Verilog HDL的IEEE標(biāo)準(zhǔn)，即Verilog HDLl364—1995。之后又在2001年發(fā)布了VerilogHDLl364—2001標(biāo)準(zhǔn)。

編輯推薦

《基于Verilog HDL的通信系統(tǒng)設(shè)計(jì)》內(nèi)容涵蓋了通信的眾多領(lǐng)域，實(shí)例覆蓋面廣，在介紹實(shí)例的同時(shí)又涉及語法、開發(fā)工具中最重要的內(nèi)容，是一本工具書+實(shí)例參考書的綜合讀物。

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