FPGA/CPLD系統(tǒng)設(shè)計(jì)與應(yīng)用案例

前言

FPGA／CPLD可編程邏輯器件已廣泛應(yīng)用于電子工程的各個(gè)領(lǐng)域，F(xiàn)PGA／CPLD可編程邏輯器件的應(yīng)用設(shè)計(jì)已成為電子專(zhuān)業(yè)技術(shù)人員必須掌握的技能。Ahera公司作為世界上最大的可編程邏輯器件供應(yīng)商之一，提供了MAx+plusⅡ軟件開(kāi)發(fā)環(huán)境，極大方便了FPGA／CPLD的設(shè)計(jì)開(kāi)發(fā)人員。MAx+plusⅡ軟件界面友好、使用便捷、內(nèi)容豐富、功能強(qiáng)大，是一種與結(jié)構(gòu)無(wú)關(guān)的集成開(kāi)發(fā)環(huán)境，在電子設(shè)計(jì)中得到了廣泛應(yīng)用。Altera可編程邏輯器件是應(yīng)用較為廣泛的可編程邏輯器件，MAx+plusⅡ開(kāi)發(fā)工具是初學(xué)者較易掌握的可編程邏輯器件開(kāi)發(fā)工具。本書(shū)系統(tǒng)講解了A：ltera公司的可編程邏輯器件、MAX+plusⅡ開(kāi)發(fā)工具、VHDL硬件描述語(yǔ)言和豐富的數(shù)字電路及數(shù)字電子系統(tǒng).EDA設(shè)計(jì)實(shí)例。本書(shū)介紹了利用MAx+plusⅡ進(jìn)行數(shù)字電路設(shè)計(jì)的設(shè)計(jì)流程，從設(shè)計(jì)輸入到設(shè)計(jì)編譯再到模擬仿真，最后是編程下載，每一部分都做了詳盡的介紹，其中融入了作者的使用心得，使讀者閱讀起來(lái)方便、實(shí)用。設(shè)計(jì)輸入方法介紹了文本輸入法、波形輸入法等多種輸入方法，以便于讀者靈活運(yùn)用。書(shū)中盡量采用方法與實(shí)例相結(jié)合的方式，避免了枯燥乏味的講解，使讀者能夠掌握軟件的使用。書(shū)中的大多數(shù)電路圖和源程序已經(jīng)過(guò)實(shí)例驗(yàn)證，讀者可以直接應(yīng)用于自己的設(shè)計(jì)。本書(shū)的特點(diǎn)是強(qiáng)調(diào)實(shí)用性和先進(jìn)性，力求通俗易懂。實(shí)用MAX+plusⅡ軟件設(shè)計(jì)者不需要精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)，只需要應(yīng)用自己熟悉的輸人工具進(jìn)行設(shè)計(jì)。但是對(duì)可編程邏輯器件性能的了解可以使設(shè)計(jì)者更好地利用器件資源，減少設(shè)計(jì)中潛在的競(jìng)爭(zhēng)冒險(xiǎn)。設(shè)計(jì)項(xiàng)目的仿真也是一個(gè)非常重要的環(huán)節(jié)。

內(nèi)容概要

本書(shū)從數(shù)字電子技術(shù)入手，系統(tǒng)講解了組合邏輯電路及時(shí)序邏輯電路的基本知識(shí)以及常用邏輯電路運(yùn)用和設(shè)計(jì)。在此基礎(chǔ)上以Altera公司的可編程邏輯器件、MAX+plus Ⅱ開(kāi)發(fā)工具為平臺(tái)講解了可編程邏輯器件的應(yīng)用設(shè)計(jì)方法，最后通過(guò)EDA工程實(shí)例將數(shù)字電子技術(shù)與EDA有機(jī)結(jié)合，講解了常用邏輯電路在可編程邏輯器件上的實(shí)現(xiàn)。    本書(shū)共分為四大部分：數(shù)字電子技術(shù)（邏輯代數(shù)、組合邏輯電路、時(shí)序邏輯電路）、可編程邏輯器件及開(kāi)發(fā)工具（可編程邏輯器件、MAX+plusⅡ概述、原理圖輸入法設(shè)計(jì)、設(shè)計(jì)項(xiàng)目編譯、電路仿真與時(shí)序分析、其他輸入設(shè)計(jì)法和器件編程）、硬件描述語(yǔ)言VHDL和EDA工程實(shí)例。    本書(shū)可供計(jì)算機(jī)、電子信息、自動(dòng)化等專(zhuān)業(yè)的高校師生學(xué)習(xí)、參考，對(duì)電子工程技術(shù)人員也有實(shí)用價(jià)值。

書(shū)籍目錄

前言第一章　邏輯代數(shù)基礎(chǔ)  第一節(jié)　數(shù)制與編碼    一、數(shù)制    二、數(shù)制轉(zhuǎn)換    三、二進(jìn)制的算術(shù)運(yùn)算    四、常用編碼  第二節(jié)　邏輯運(yùn)算    一、邏輯代數(shù)的基本運(yùn)算    二、邏輯代數(shù)的復(fù)合運(yùn)算  第三節(jié)　邏輯函數(shù)    一、邏輯函數(shù)的表示方法    二、邏輯函數(shù)表示方法的相互轉(zhuǎn)換　第四節(jié)　邏輯代數(shù)的公理、基本定律、運(yùn)算規(guī)則    一、邏輯代數(shù)的公理    二、邏輯代數(shù)的基本定律    三、邏輯代數(shù)的運(yùn)算規(guī)則  第五節(jié)　邏輯函數(shù)的化簡(jiǎn)    一、公式化簡(jiǎn)法    二、卡諾圖化簡(jiǎn)法第二章　組合邏輯電路  第一節(jié)　邏輯門(mén)電路    一、邏輯門(mén)電路概述    二、分立元器件門(mén)電路    三、數(shù)字集成電路　第二節(jié)　組合邏輯電路分析    一、組合邏輯電路的分析步驟    二、組合邏輯電路的分析舉例　第三節(jié)　組合邏輯電路設(shè)計(jì)    一、組合邏輯電路設(shè)計(jì)步驟    二、組合邏輯電路設(shè)計(jì)舉例　第四節(jié)　加法器    一、半加器設(shè)計(jì)    二、全加器設(shè)計(jì)    三、集成加法器    四、全加器應(yīng)用　第五節(jié)　編碼器    一、普通編碼器    二、二一十進(jìn)制編碼器    三、優(yōu)先編碼器　第六節(jié)　譯碼器    一、譯碼器設(shè)計(jì)    二、集成譯碼器    三、數(shù)字顯示譯碼驅(qū)動(dòng)電路　第七節(jié)　數(shù)據(jù)選擇器和數(shù)值比較器　　一、數(shù)據(jù)選擇器    二、數(shù)值比較器（Comparator)  第三章　時(shí)序邏輯電路　第一節(jié)　觸發(fā)器    一、觸發(fā)器的分類(lèi)、特點(diǎn)及描述方法    二、基本RS觸發(fā)器    三、同步RS觸發(fā)器    四、邊沿觸發(fā)器第四章　可編程邏輯器件第五章　MAX+plusIl概述第六章　原理圖輸入法設(shè)計(jì)第七章　設(shè)計(jì)項(xiàng)目編譯第八章　電路仿真與時(shí)序分析第九章　其他輸入設(shè)計(jì)法第十章　器件編程第十一章　硬件描述語(yǔ)言VHDL語(yǔ)言第十二章　FPGA/CPLD綜合設(shè)計(jì)實(shí)例

章節(jié)摘錄

插圖：第二章 組合邏輯電路數(shù)字電路分為組合邏輯電路和時(shí)序邏輯電路兩類(lèi)。組合邏輯電路的特點(diǎn)是輸出信號(hào)只與當(dāng)時(shí)的輸入信號(hào)保持對(duì)應(yīng)的函數(shù)關(guān)系，與其他時(shí)刻的輸入狀態(tài)無(wú)關(guān)，它是無(wú)記憶功能的。組合邏輯電路的基本單元是邏輯門(mén)電路。第一節(jié) 邏輯門(mén)電路一、邏輯門(mén)電路概述實(shí)現(xiàn)基本邏輯運(yùn)算和復(fù)合邏輯運(yùn)算的單元電路統(tǒng)稱(chēng)為邏輯門(mén)電路，簡(jiǎn)稱(chēng)門(mén)電路。1．邏輯門(mén)電路的特點(diǎn)門(mén)電路是一種開(kāi)關(guān)電路，是由開(kāi)關(guān)器件依據(jù)門(mén)電路不同的邏輯功能組成。通常所用的開(kāi)關(guān)器件即是工作在開(kāi)關(guān)方式下的半導(dǎo)體二極管、半導(dǎo)體三極管（雙極型三極管）．和場(chǎng)效應(yīng)管（MOS管）。它們是一種受控開(kāi)關(guān)，在正向偏置時(shí)器件處于導(dǎo)通狀態(tài)，相當(dāng)于開(kāi)關(guān)的接通；在反向偏置時(shí)器件處于截止?fàn)顟B(tài)，相當(dāng)于開(kāi)關(guān)的斷開(kāi)。2．常用邏輯門(mén)電路（1）分立元器件邏輯門(mén)電路是組成單元邏輯門(mén)的原始形式，目前已逐漸被集成邏輯門(mén)電路所取代。但通過(guò)介紹分立元器件邏輯門(mén)電路，可引入用門(mén)電路實(shí)現(xiàn)邏輯運(yùn)算的基本概念。

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