超大規(guī)模集成電路設(shè)計(jì)

內(nèi)容概要

本書是作者在天津大學(xué)講授超大規(guī)模集成電路設(shè)計(jì)近10年的基礎(chǔ)上總結(jié)的結(jié)晶，并經(jīng)過重新繪制插圖編著而成。本書主要介紹了超大規(guī)模集成電路(vlsi)的設(shè)計(jì)基礎(chǔ)、nmos與cmos集成電路的制造過程、vlsi的設(shè)計(jì)方法和設(shè)計(jì)規(guī)則，以及mos電路的版圖設(shè)計(jì)、vlsi的設(shè)計(jì)方法學(xué)、fpga的原理與設(shè)計(jì)、vlsi的可測(cè)試性設(shè)計(jì)和vlsi設(shè)計(jì)的硬件描述語(yǔ)言vhdl等。    本書可作為電子科學(xué)、計(jì)算機(jī)和電子信息相關(guān)專業(yè)本科生(含?？粕?高年級(jí)及研究生教材，也可作為電子行業(yè)的設(shè)計(jì)師和相關(guān)工程技術(shù)人員的自學(xué)教材和參考書。

書籍目錄

前言第1章　緒論  1.1 集成電路的發(fā)展和意義  1.2 超大規(guī)模集成電路的優(yōu)點(diǎn)  1.3 VLSI設(shè)計(jì)方法  1.4 設(shè)計(jì)流程  1.5 Cadence系統(tǒng)簡(jiǎn)介第2章　mos器件與電路設(shè)計(jì)基礎(chǔ)  2.1 MOS晶體管  2.2 MOS反相器  2.3 MOS開關(guān)  2.4 電阻估算  2.5 MOS器件的電容  2.6 反相器的延遲  2.7 傳輸延遲  2.8 導(dǎo)電層的選用  2.9 大電容負(fù)載的驅(qū)動(dòng)  2.10 功耗  習(xí)題與思考題第3章　mos集成電路的制造過程  3.1 NMOS集成電路的制造過程  3.2 CMOS集成電路的制造過程  習(xí)題與思考題第4章　集成電路的設(shè)計(jì)過程  4.1 MOS電路掩模層的表示方法與條形圖  4.2 設(shè)計(jì)規(guī)則  4.3 條形圖到版圖的轉(zhuǎn)換  4.4 簡(jiǎn)單MOS電路版圖布局  4.5 局部版圖設(shè)計(jì)應(yīng)注意的若干問題  習(xí)題與思考題第5章　集成電路的設(shè)計(jì)方法學(xué)  5.1 全定制電路設(shè)計(jì)  5.2 全定制電路的陣列邏輯設(shè)計(jì)  5.3 門陣列設(shè)計(jì)方法  5.4 標(biāo)準(zhǔn)單元設(shè)計(jì)法  習(xí)題與思考題第6章　FPGA原理與設(shè)計(jì)  6.1 概述  6.2 ALTERA可編程邏輯器件  6.3 MAX+plusII開發(fā)工具與FPGA的設(shè)計(jì)  習(xí)題與思考題第7章　VLSI可測(cè)試性設(shè)計(jì)  7.1 VLSI可測(cè)試性設(shè)計(jì)的重要意義  7.2 測(cè)試基礎(chǔ)  7.3 可測(cè)試性結(jié)構(gòu)設(shè)計(jì)  7.4 內(nèi)含自測(cè)試技術(shù)  7.5 標(biāo)準(zhǔn)化測(cè)試體系結(jié)構(gòu)設(shè)計(jì)方法_JTAG法  7.6 標(biāo)準(zhǔn)測(cè)試存取口與邊界掃描結(jié)構(gòu)  習(xí)題與思考題第8章　VHDL  8.1 VHDL的構(gòu)件  8.2 數(shù)據(jù)類型、運(yùn)算符與表達(dá)式  8.3 并行語(yǔ)句與順序語(yǔ)句  8.4 屬性  8.5 子程序  8.6 配置  8.7 設(shè)計(jì)舉例  習(xí)題與思考題參考文獻(xiàn)參考文獻(xiàn)

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