CPLD系統(tǒng)設(shè)計(jì)技術(shù)入門與應(yīng)用

內(nèi)容概要

本書定位于復(fù)雜可編程邏輯器件的系統(tǒng)設(shè)計(jì)技術(shù),以ALTERA公司的系列芯片和相應(yīng)的開發(fā)軟件為目標(biāo)載體進(jìn)行闡述.本書從系統(tǒng)設(shè)計(jì)的角度詳盡地闡述了ALTERA主要系列的PLD芯片的結(jié)構(gòu)和特點(diǎn)以及相應(yīng)的開發(fā)軟件MAX+PlusII和Quartus的使用。同時(shí),本書以大量新穎而詳盡的設(shè)計(jì)實(shí)例為基礎(chǔ),著重描述了數(shù)字系統(tǒng)設(shè)計(jì)的系統(tǒng)級(jí)設(shè)計(jì)方法,并且從數(shù)字系統(tǒng)設(shè)計(jì)的完整性的角度對(duì)數(shù)字系統(tǒng)設(shè)計(jì)的重要性,數(shù)字系統(tǒng)的可測(cè)性和數(shù)字系統(tǒng)的可靠設(shè)計(jì)作了初步的探討. 本書不僅可作為相關(guān)專業(yè)的各個(gè)層次的學(xué)生,教師的參考書與實(shí)驗(yàn)指導(dǎo)書,同時(shí)也可作硬件系統(tǒng)設(shè)計(jì)人員掌握最新技術(shù)的實(shí)用參考書.

書籍目錄

第一篇 CPLD概述
第1章 CPLD與FPGA 
1.1 CPLD的基本結(jié)構(gòu)與發(fā)展概況 
1.1.1 SPLD的基本結(jié)構(gòu) 
1.1.2 CPLD的結(jié)構(gòu)特點(diǎn) 
1.1.3 CPLD的編程工藝 
1.2 FPGA的基本結(jié)構(gòu)與發(fā)展概況 
1.2.1 門陣列簡(jiǎn)介 
1.2.2 FPGA的基本結(jié)構(gòu) 
1.2.3 FPGA的編程 
1.3 CPLD和FPGA的新概念 
1.3.1 CPLD的在系統(tǒng)編程技術(shù) 
1.3.2 片內(nèi)存儲(chǔ)器和其他片內(nèi)邏輯 
1.3.3 低電壓、低功耗系列芯片 
1.3.4 IP的使用和嵌入式模塊 
1.3.5 混合編程技術(shù) 
1.4 CPLD和FPGA的選用 
1.4.1 邏輯單元 
1.4.2 互連 
1.4.3 編程工藝 
第2章 ALTERA系列CPLD 
2.1 ALTERA系列CPLD和FPGA簡(jiǎn)介 
2.1.1 可編程片上系統(tǒng)解決方案 
2.1.2 APEX系列器件 
2.1.3 FLEX系列器件 
2.1.4 MAX系列器件 
2.1.5 ACEX系列器件 
2.1.6 配置器件 
2.2 ALTERA系列CPLD和FPGA的結(jié)構(gòu) 
2.2.1 Classic系列 
2.2.2 MAX系列 
2.2.3 FLEX系列 
2.2.4 ACEX系列 
2.2.5 APEX系列 
2.2.6 小結(jié) 
第3章 ALTERA系列CPLD的特點(diǎn)及使用 
3.1 ALTERA系列庫和IP核 
3.1.1 IP核 
3.1.2 LPM 
3.2 器件編程與配置 
3.2.1 編程硬件 
3.2.2 編程/配置模式 
第二篇 VHDL編程技術(shù)
第4章 VHDL基本結(jié)構(gòu)與語法 
4.1 VHDL程序基本結(jié)構(gòu) 
4.1.1 實(shí)體 
4.1.2 結(jié)構(gòu)體 
4.2 VHDL語言要素 
4.2.1 標(biāo)識(shí)符 
4.2.2 數(shù)據(jù)對(duì)象 
4.2.3 數(shù)據(jù)類型 
4.2.4 運(yùn)算符 
4.2.5 VHDL的屬性 
4.3 VHDL基本描述方法 
4.3.1 順序語句 
4.3.2 并行語句 
4.4 常用電路描述 
4.4.1 加法器(全加器、BCD碼加法器) 
4.4.2 譯碼器 
4.4.3 編碼器 
4.4.4 比較器 
4.4.5 數(shù)據(jù)選擇器 
4.4.6 奇偶校驗(yàn)電路 
4.4.7 三態(tài)輸出電路 
4.4.8 同步化電路 
4.4.9 移位寄存器 
4.4.10 M=60的計(jì)數(shù)器 
4.4.11 堆棧(stack) 
第5章 VHDL程序設(shè)計(jì)進(jìn)階 
5.1 庫、程序包、子程序和子程序重載 
5.1.1 庫 
5.1.2 程序包 
5.1.3 子程序 
5.1.4 子程序重載 
5.1.5 決斷函數(shù) 
5.2 結(jié)構(gòu)VHDL 
5.2.1 元件及元件例化 
5.2.2 配置 
5.3 有限狀態(tài)機(jī) 
第6章 邏輯綜合和實(shí)現(xiàn) 
6.1 可綜合的VHDL設(shè)計(jì)特點(diǎn) 
6.1.1 編碼提示 
6.1.2 設(shè)計(jì)要點(diǎn) 
6.2 SYNOPSYS綜合過程 
6.2.1 概述 
6.2.2 行為級(jí)綜合的概念 
6.2.3 行為級(jí)描述的局限性 
6.2.4 示例 
6.2.5 Synopsys行為綜合工具 
第三篇 軟件操作
第7章 MAX+plusII基本操作 
7.1 MAX+plusII概述 
7.1.1 MAX+plusII10.0(Baseline)的功能 
7.1.2 系統(tǒng)要求 
7.2 MAX+plusII10.0的安裝 
7.2.1 MAX+plusII10.0的安裝 
7.2.2 MAX+plusII10.0的第一次運(yùn)行 
7.3 MAX+plusII的設(shè)計(jì)過程 
7.4 圖形輸入的設(shè)計(jì)過程 
7.4.1 項(xiàng)目建立與圖形輸入 
7.4.2 項(xiàng)目編譯 
7.4.3 項(xiàng)目檢驗(yàn) 
7.4.4 目標(biāo)器件選擇與管腳鎖定 
7.4.5 器件編程/配置 
7.5 工具條和常用菜單選項(xiàng)說明 
7.6 圖形的層次化設(shè)計(jì)及BUS使用 
7.6.1 層次化設(shè)計(jì) 
7.6.2 BUS使用 
7.7 語言描述輸入法 
7.8 混合設(shè)計(jì)輸入 
7.9 使用LPM及FLEX10K中的RAM 
7.9.1 LPM(可調(diào)參數(shù)元件)的使用 
7.9.2 FLEX10K中RAM的使用 
7.10 常見錯(cuò)誤及處理方法 
第8章 MAX+plusII設(shè)計(jì)進(jìn)階 
8.1 項(xiàng)目層次結(jié)構(gòu)與文件系統(tǒng) 
8.1.1 項(xiàng)目層次結(jié)構(gòu) 
8.1.2 文件系統(tǒng) 
8.2 功能庫和IP核的使用 
第9章 設(shè)計(jì)綜合與器件配置 
9.1 設(shè)計(jì)綜合選擇項(xiàng) 
9.1.1 器件選擇，資源和探測(cè)分配 
9.1.2 反向注釋 
9.1.3 全局項(xiàng)目器件選擇項(xiàng) 
9.1.4 全局項(xiàng)目參數(shù) 
9.1.5 全局項(xiàng)目定時(shí)要求 
9.1.6 全局項(xiàng)目邏輯綜合 
9.2 器件配置 240 9.2.1 簡(jiǎn)介 
9.2.2 使用Flash Memory配置PLD 
第10章 Quartus II設(shè)計(jì)流程 
10.1 Quartus II軟件概述及安裝 
10.1.1 Quartus II概述 
10.1.2 Quartus II的功能 
10.1.3 系統(tǒng)安裝要求 
10.1.4 Quartus II軟件安裝 
10.2 設(shè)計(jì)輸入 
10.3 設(shè)計(jì)編譯 
10.4 設(shè)計(jì)定時(shí)分析 
10.5 設(shè)計(jì)仿真 
10.6 器件編程 
第四篇 數(shù)字系統(tǒng)設(shè)計(jì)方法及范例
第11章 數(shù)字系統(tǒng)設(shè)計(jì)方法 
11.1 數(shù)字系統(tǒng)基本結(jié)構(gòu)與模型 
11.1.1 數(shù)字系統(tǒng)的基本概念 
11.1.2 數(shù)字系統(tǒng)的基本模型 
11.2 數(shù)字系統(tǒng)設(shè)計(jì)方法論 
11.2.1 自頂向下設(shè)計(jì)方法 
11.2.2 設(shè)計(jì)驗(yàn)證 
11.3 自頂向下的設(shè)計(jì)方法 
11.3.1 分離的控制器和體系結(jié)構(gòu) 
11.3.2 錘煉體系結(jié)構(gòu)和控制算法 
第12章 數(shù)字系統(tǒng)設(shè)計(jì)的重用性、可測(cè)性和可靠性 
12.1 數(shù)字系統(tǒng)設(shè)計(jì)的重用性 
12.1.1 概述 
12.1.2 針對(duì)FPGA的系統(tǒng)級(jí)重用要點(diǎn) 
12.1.3 編碼和綜合技巧 
12.1.4 驗(yàn)證策略 
12.2 數(shù)字系統(tǒng)設(shè)計(jì)的可測(cè)性 
12.2.1 簡(jiǎn)介 
12.2.2 IEEE Std.1149.1 BST架構(gòu) 
12.2.3 IEEE Std.1149.1邊界掃描寄存器 
12.3 數(shù)字系統(tǒng)設(shè)計(jì)的可靠性 
12.3.1 故障容錯(cuò)技術(shù) 
12.3.2 編碼檢錯(cuò)技術(shù) 
12.3.3 自檢測(cè)試設(shè)計(jì) 
12.3.4 電路的故障安全性和可自檢性 
12.3.5 事故安全設(shè)計(jì) 
12.3.6 軟件容錯(cuò)技術(shù) 
第13章 測(cè)試平臺(tái)的建立 
13.1 概述 
13.1.1 測(cè)試平臺(tái)的邏輯結(jié)構(gòu) 
13.1.2 不同級(jí)別的測(cè)試平臺(tái) 
13.1.3 測(cè)試平臺(tái)的優(yōu)點(diǎn) 
13.1.4 測(cè)試平臺(tái)的建立方法 
13.1.5 TextIO相關(guān)定義 
13.2 建立測(cè)試平臺(tái) 
13.2.1 源代碼 
13.2.2 測(cè)試平臺(tái)的代碼 
13.2.3 測(cè)試向量文件 
13.2.4 測(cè)試結(jié)果 
第14章 數(shù)字系統(tǒng)設(shè)計(jì)開發(fā)平臺(tái)及范例 
14.1 設(shè)計(jì)開發(fā)系統(tǒng)、平臺(tái)簡(jiǎn)介 
14.2 設(shè)計(jì)范例 
14.2.1 設(shè)計(jì)實(shí)例一：自適應(yīng)數(shù)字頻率計(jì) 
14.2.2 設(shè)計(jì)實(shí)例二：直接數(shù)字頻率合成信號(hào)發(fā)生器(DDS)設(shè)計(jì) 
14.2.3 設(shè)計(jì)實(shí)例三：CPU設(shè)計(jì) 
14.3 展望 
參考文獻(xiàn)

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無

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