數(shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL

內(nèi)容概要

本書主要闡述數(shù)字系統(tǒng)設(shè)計(jì)方法和Verilog HDL語(yǔ)言的應(yīng)用，著眼于綜合開發(fā)能力的提高。    本書按照“器件-設(shè)計(jì)軟件-設(shè)計(jì)語(yǔ)言”的順序系統(tǒng)介紹數(shù)字系統(tǒng)設(shè)計(jì)的方法、PLD器件、流行的EDA設(shè)計(jì)軟件和HDL設(shè)計(jì)語(yǔ)言等，力求涵蓋數(shù)字系統(tǒng)開發(fā)所涉及的主要方面，并在內(nèi)容上進(jìn)行取舍，作了精心的編排。本書重點(diǎn)對(duì)用Verilog HDL設(shè)計(jì)開發(fā)常用的數(shù)字電路和數(shù)字系統(tǒng)進(jìn)行具體闡述，并配以大量的設(shè)計(jì)實(shí)例，所有實(shí)例均經(jīng)過(guò)了綜合和驗(yàn)證。相關(guān)器件和開發(fā)工具主要選取了國(guó)內(nèi)廣泛使用的Altera公司的PLD器件及其開發(fā)工具M(jìn)AX+PLUS II。    本書可供電子和通信等領(lǐng)域從事硬件設(shè)計(jì)和系統(tǒng)開發(fā)的工程技術(shù)人員和教師閱讀參考，也可以作為相關(guān)專業(yè)研究生和高年級(jí)本科生的教材。

書籍目錄

第1章 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)設(shè)計(jì)  1.1 引言  1.2 數(shù)字系統(tǒng)的設(shè)計(jì)    1.2.1 自上而下的設(shè)計(jì)    1.2.2 自下而上的設(shè)計(jì)    1.2.3 正向設(shè)計(jì)與逆向設(shè)計(jì)  1.3 EDA技術(shù)及其應(yīng)用    1.3.1 EDA技術(shù)的發(fā)展    1.3.2 現(xiàn)代EDA技術(shù)的特點(diǎn)及應(yīng)用  1.4 IP核復(fù)用技術(shù)與SOC    1.4.1 IP復(fù)用技術(shù)    1.4.2 系統(tǒng)芯片（SOC）    1.4.3 深亞微米技術(shù)帶來(lái)的挑戰(zhàn)    1.4.4 基于平臺(tái)的設(shè)計(jì)方法（PBD）  1.5 數(shù)字系統(tǒng)的實(shí)現(xiàn)方式    1.5.1 全定制方式    1.5.2 門陣列（Gate Array）    1.5.3 PLD實(shí)現(xiàn)方式  1.6 數(shù)字系統(tǒng)的設(shè)計(jì)方式    1.6.1 圖形設(shè)計(jì)方式    1.6.2 基于HDL的設(shè)計(jì)    1.6.3 高速、高密度PCB的設(shè)計(jì)  1.7 小結(jié)第2章 ASIC與PLD  2.1 概述    2.1.1 ASIC    2.1.2 PLD的發(fā)展演變  2.2 PLD的分類    2.2.1 按集成度分類    2.2.2 按結(jié)構(gòu)特點(diǎn)分類    2.2.3 按編程特點(diǎn)分類  2.3 PLD的基本結(jié)構(gòu)    2.3.1 PLD結(jié)構(gòu)原理    2.3.2 PLD電路的表示方法    2.3.3 SPLD的結(jié)構(gòu)  2.4 CPLD的結(jié)構(gòu)與特點(diǎn)    2.4.1 宏單元    2.4.2 可編程I／O單元    2.4.3 可編程連線陣列（PIA）  2.5 FPGA的結(jié)構(gòu)與特點(diǎn)    2.5.1 可配置邏輯塊（CLB）    2.5.2 輸入／輸出模塊（IOB）    2.5.3 可編程互連線（PI）    2.5.4 片內(nèi)RAM  2.6 在系統(tǒng)編程與邊界掃描測(cè)試技術(shù)    2.6.1 在系統(tǒng)編程（ISP）技術(shù)    2.6.2 邊界掃描測(cè)試（BST）技術(shù)  2.7 PLD產(chǎn)品概述    2.7.1 Lattice公司的PLD    2.7.2 Xilinx公司的PLD    2.7.3 Altera公司的PLD  2.8 PLD的發(fā)展趨勢(shì)  2.9 小結(jié)第3章 Altera的CPLD/FPGA  3.1 概述    3.1.1 器件系列    3.1.2 結(jié)構(gòu)與特點(diǎn)    3.1.3 宏功能模塊及IP核    3.1.4 Altera的開發(fā)工具  3.2 APEX 20K器件系列    3.2.1 系統(tǒng)級(jí)芯片——APEX 20K器件    3.2.2 APEX 20K器件的結(jié)構(gòu)    3.2.3 嵌入式系統(tǒng)塊（ESB）    3.2.4 APEX 20K器件的I／O結(jié)構(gòu)  3.3 FLEX 10K器件系列    3.3.1 概述    3.3.2 結(jié)構(gòu)與功能    3.3.3 器件特性設(shè)定    3.3.4 數(shù)據(jù)配置與下載  3.4 ACEX 1K器件系列    3.4.1 概述    3.4.2 ACEX 1K器件結(jié)構(gòu)  3.5 MAX 7000器件系列    3.5.1 概述    3.5.2 結(jié)構(gòu)與功能    3.5.3 其他功能和特性  3.6 EPC配置器件    3.6.1 概述    3.6.2 常用的EPC配置器件    3.6.3 典型的配置電路    3.6.4 最大的配置器件EPC16  3.7 小結(jié)第4章 常用的EDA設(shè)計(jì)軟件第5章 MAX+PLUS II使用指南第6章 Verilog HDL第7章 用Verilog HDL設(shè)計(jì)數(shù)字電路第8章 數(shù)字模塊與數(shù)字系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)附錄A Verilog HDL關(guān)鍵字附錄B MAX+PLUS II支持的Verilog HDL數(shù)據(jù)類型和語(yǔ)句附錄C GW48型EDA實(shí)驗(yàn)開發(fā)系統(tǒng)使用介紹參考文獻(xiàn)及相關(guān)網(wǎng)站

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