EDA技術(shù)與Verilog HDL

內(nèi)容概要

潘松、陳龍、黃繼業(yè)編著的《EDA技術(shù)與VerilogHDL(第2版高等院校電子信息科學(xué)與工程規(guī)劃教材)》系統(tǒng)地介紹了EDA技術(shù)和VerilogHDL硬件描述語(yǔ)言，將VerilogHDL的基礎(chǔ)知識(shí)、編程技巧和實(shí)用方法與實(shí)際工程開(kāi)發(fā)技術(shù)在先進(jìn)的EDA設(shè)計(jì)平臺(tái)――QuartusII上很好地結(jié)合起來(lái)，使讀者通過(guò)《EDA技術(shù)與VerilogHDL(第2版高等院校電子信息科學(xué)與工程規(guī)劃教材)》的學(xué)習(xí)能迅速了解并掌握EDA技術(shù)的基本理論和工程開(kāi)發(fā)實(shí)用技術(shù)，為后續(xù)的深入學(xué)習(xí)和發(fā)展打下堅(jiān)實(shí)的理論與實(shí)踐基礎(chǔ)。
作者依據(jù)高校課堂教學(xué)和實(shí)驗(yàn)操作的規(guī)律與要求，并以提高學(xué)生的實(shí)際工程設(shè)計(jì)能力和自主創(chuàng)新能力為目的，恰當(dāng)編排了全書(shū)內(nèi)容。全書(shū)共分為7個(gè)部分：EDA技術(shù)的概述、VerilogHDL語(yǔ)法知識(shí)及其實(shí)用技術(shù)、QuartusII及LPM宏模塊的詳細(xì)使用方法、基于Verilog的有限狀態(tài)機(jī)設(shè)計(jì)技術(shù)、基于Verilog的16位實(shí)用CPU設(shè)計(jì)技術(shù)及創(chuàng)新實(shí)踐項(xiàng)目、基于ModelSim的TestBench仿真技術(shù)，以及基于MATLAB和DSPBuilder平臺(tái)的EDA設(shè)計(jì)技術(shù)及大量實(shí)用系統(tǒng)設(shè)計(jì)示例。除個(gè)別章節(jié)外，其余各章都安排了相應(yīng)的習(xí)題和大量針對(duì)性強(qiáng)的實(shí)驗(yàn)與設(shè)計(jì)項(xiàng)目。書(shū)中列舉的VerilogHDL示例都經(jīng)編譯通過(guò)或經(jīng)硬件測(cè)試通過(guò)。
《EDA技術(shù)與VerilogHDL(第2版高等院校電子信息科學(xué)與工程規(guī)劃教材)》主要面向高等院校本、專(zhuān)科的EDA技術(shù)和VerilogHDL語(yǔ)言基礎(chǔ)課，推薦作為電子工程、通信、工業(yè)自動(dòng)化、計(jì)算機(jī)應(yīng)用技術(shù)、電子對(duì)抗、儀器儀表、數(shù)字信號(hào)或圖像處理等學(xué)科專(zhuān)業(yè)和相關(guān)實(shí)驗(yàn)指導(dǎo)課的教材用書(shū)或主要參考書(shū)，同時(shí)也可作為電子設(shè)計(jì)競(jìng)賽、FPGA開(kāi)發(fā)應(yīng)用的自學(xué)參考書(shū)。
與此教材配套的還有CAI教學(xué)課件、實(shí)驗(yàn)指導(dǎo)課件、實(shí)驗(yàn)源程序和實(shí)驗(yàn)設(shè)計(jì)項(xiàng)目相關(guān)的詳細(xì)技術(shù)資料等，讀者都可免費(fèi)索取。

書(shū)籍目錄

目    錄
第1章  EDA技術(shù)概述	1
1.1  EDA技術(shù)	1
1.2  EDA技術(shù)應(yīng)用對(duì)象	2
1.3  常用HDL和Verilog HDL	3
1.4  EDA技術(shù)的優(yōu)勢(shì)	5
1.5  面向FPGA的EDA開(kāi)發(fā)流程	6
1.5.1  設(shè)計(jì)輸入	6
1.5.2  綜合	7
1.5.3  適配（布線布局）	9
1.5.4  仿真	10
1.5.5  RTL描述	10
1.6  可編程邏輯器件	11
1.6.1  PLD的分類(lèi)	11
1.6.2  PROM可編程原理	12
1.6.3  GAL	14
1.7  CPLD的結(jié)構(gòu)與可編程原理	15
1.8  FPGA的結(jié)構(gòu)與工作原理	18
1.8.1  查找表邏輯結(jié)構(gòu)	18
1.8.2  Cyclone III系列器件的結(jié)構(gòu)原理	19
1.9  硬件測(cè)試技術(shù)	22
1.9.1  內(nèi)部邏輯測(cè)試	22
1.9.2  JTAG邊界掃描測(cè)試	22
1.10  編程與配置	23
1.11  Quartus II	24
1.12  IP核	25
1.13  EDA的發(fā)展趨勢(shì)	26
習(xí)題	27
第2章  Verilog程序結(jié)構(gòu)與數(shù)據(jù)類(lèi)型	29
2.1  Verilog程序結(jié)構(gòu)	29
2.1.1  Verilog的模塊的表達(dá)方式	30
2.1.2  Verilog模塊的端口信號(hào)名和端口模式	30
2.1.3  Verilog信號(hào)類(lèi)型定義	31
2.1.4  Verilog模塊功能描述	32
2.2  Verilog數(shù)據(jù)類(lèi)型	32
2.2.1  net網(wǎng)線類(lèi)型	33
2.2.2  wire網(wǎng)線型變量的定義方法	33
2.2.3  register寄存器類(lèi)型	34
2.2.4  reg寄存器型變量的定義方法	34
2.2.5  integer整數(shù)型寄存器類(lèi)型變量定義方法	35
2.2.6  存儲(chǔ)器類(lèi)型	35
2.3  Verilog基本要素與文字規(guī)則	37
2.3.1  Verilog的4種邏輯狀態(tài)	37
2.3.2  Verilog的數(shù)字表達(dá)形式	37
2.3.3  數(shù)據(jù)類(lèi)型表示方式	38
2.3.4  常量	39
2.3.5  標(biāo)識(shí)符、關(guān)鍵詞及其他文字規(guī)則	40
2.3.6  參數(shù)定義關(guān)鍵詞parameter和localparam的用法	42
習(xí)題	42
第3章  Verilog行為語(yǔ)句	44
3.1  過(guò)程語(yǔ)句	44
3.1.1  always語(yǔ)句	44
3.1.2  always語(yǔ)句在D觸發(fā)器設(shè)計(jì)中的應(yīng)用	46
3.1.3  多過(guò)程應(yīng)用與異步時(shí)序電路設(shè)計(jì)	47
3.1.4  簡(jiǎn)單加法計(jì)數(shù)器及其Verilog表述	47
3.1.5  initial語(yǔ)句	48
3.2  塊語(yǔ)句	50
3.3  case條件語(yǔ)句	50
3.4  if條件語(yǔ)句	52
3.4.1  if語(yǔ)句的一般表述形式	52
3.4.2  基于if語(yǔ)句的組合電路設(shè)計(jì)	53
3.4.3  基于if語(yǔ)句的時(shí)序電路設(shè)計(jì)	55
3.4.4  含異步復(fù)位和時(shí)鐘使能的D觸發(fā)器的設(shè)計(jì)	56
3.4.5  含同步復(fù)位控制的D觸發(fā)器的設(shè)計(jì)	57
3.4.6  含清零控制的鎖存器的設(shè)計(jì)	58
3.4.7  時(shí)鐘過(guò)程表述的特點(diǎn)和規(guī)律	59
3.4.8  實(shí)用加法計(jì)數(shù)器設(shè)計(jì)	60
3.4.9  含同步預(yù)置功能的移位寄存器設(shè)計(jì)	62
3.4.10  關(guān)注if語(yǔ)句中的條件指示	63
3.5  過(guò)程賦值語(yǔ)句	64
3.6  循環(huán)語(yǔ)句	65
3.6.1  for語(yǔ)句	65
3.6.2  while語(yǔ)句	66
3.6.3  repeat語(yǔ)句	67
3.6.4  forever語(yǔ)句	67
3.7  任務(wù)與函數(shù)語(yǔ)句	68
習(xí)題	70
第4章  時(shí)序仿真與硬件實(shí)現(xiàn)	72
4.1  Verilog程序輸入與仿真測(cè)試	72
4.1.1  編輯和輸入設(shè)計(jì)文件	72
4.1.2  創(chuàng)建工程	73
4.1.3  全程編譯前約束項(xiàng)目設(shè)置	74
4.1.4  全程綜合與編譯	75
4.1.5  仿真測(cè)試	77
4.1.6  RTL圖觀察器應(yīng)用	79
4.2  引腳鎖定與硬件測(cè)試	79
4.2.1  引腳鎖定	79
4.2.2  編譯文件下載	81
4.2.3  JTAG間接編程模式	82
4.2.4  USB-Blaster驅(qū)動(dòng)程序安裝方法	83
4.3  電路原理圖設(shè)計(jì)流程	83
4.3.1  用原理圖輸入方式設(shè)計(jì)半加器	84
4.3.2  完成全加器頂層設(shè)計(jì)	85
4.3.3  對(duì)全加器進(jìn)行時(shí)序仿真和硬件測(cè)試	86
4.4  利用屬性表述實(shí)現(xiàn)引腳鎖定	87
4.5  宏模塊邏輯功能查詢	88
4.6  SignalTap II的使用方法	88
4.7  編輯SignalTap II的觸發(fā)信號(hào)	93
習(xí)題	94
實(shí)驗(yàn)與設(shè)計(jì)	95
實(shí)驗(yàn)4-1  多路選擇器設(shè)計(jì)實(shí)驗(yàn)	95
實(shí)驗(yàn)4-2  十六進(jìn)制7段數(shù)碼顯示譯碼器設(shè)計(jì)	95
實(shí)驗(yàn)4-3  8位硬件乘法器設(shè)計(jì)實(shí)驗(yàn)	97
實(shí)驗(yàn)4-4  應(yīng)用宏模塊設(shè)計(jì)數(shù)字頻率計(jì)	97
實(shí)驗(yàn)4-5  計(jì)數(shù)器設(shè)計(jì)實(shí)驗(yàn)	101
實(shí)驗(yàn)4-6  數(shù)碼掃描顯示電路設(shè)計(jì)	101
實(shí)驗(yàn)4-7  半整數(shù)與奇數(shù)分頻器設(shè)計(jì)	102
實(shí)驗(yàn)4-8  串行靜態(tài)顯示控制電路設(shè)計(jì)	104
第5章  Verilog運(yùn)算符與結(jié)構(gòu)描述語(yǔ)句	105
5.1  運(yùn)算操作符	105
5.1.1  按位邏輯操作符	105
5.1.2  邏輯運(yùn)算操作符	106
5.1.3  算術(shù)運(yùn)算操作符	106
5.1.4  關(guān)系運(yùn)算操作符	107
5.1.5  BCD碼加法器設(shè)計(jì)示例	108
5.1.6  縮位操作符	109
5.1.7  并位操作符	110
5.1.8  移位操作符應(yīng)用法	110
5.1.9  使用移位操作符的設(shè)計(jì)示例	110
5.1.10  條件操作符	111
5.2  連續(xù)賦值語(yǔ)句	112
5.3  例化語(yǔ)句	113
5.3.1  半加器設(shè)計(jì)	113
5.3.2  全加器設(shè)計(jì)	114
5.3.3  Verilog例化語(yǔ)句及其用法	114
5.4  參數(shù)傳遞語(yǔ)句應(yīng)用	116
5.5  用庫(kù)元件實(shí)現(xiàn)結(jié)構(gòu)描述	117
5.6  用戶自定義元件（UDP）	119
5.6.1  UDP組合元件設(shè)計(jì)	119
5.6.2  UDP時(shí)序元件設(shè)計(jì)	120
5.7  編譯指示語(yǔ)句	123
5.7.1  宏定義命令語(yǔ)句	123
5.7.2  文件包含語(yǔ)句'include	124
5.7.3  條件編譯命令語(yǔ)句'ifdef、'else、'endif	124
5.8  keep屬性應(yīng)用	125
5.9  SignalProbe使用方法	126
習(xí)題	128
實(shí)驗(yàn)與設(shè)計(jì)	130
實(shí)驗(yàn)5-1  高速硬件除法器設(shè)計(jì)實(shí)驗(yàn)	130
實(shí)驗(yàn)5-2  不同類(lèi)型的移位寄存器設(shè)計(jì)實(shí)驗(yàn)	130
實(shí)驗(yàn)5-3  基于Verilog代碼的頻率計(jì)設(shè)計(jì)	130
實(shí)驗(yàn)5-4  8位加法器設(shè)計(jì)實(shí)驗(yàn)	132
實(shí)驗(yàn)5-5  VGA彩條信號(hào)顯示控制電路設(shè)計(jì)	132
實(shí)驗(yàn)5-6  移位相加型8位硬件乘法器設(shè)計(jì)	135
第6章  LPM宏模塊的應(yīng)用	137
6.1  計(jì)數(shù)器LPM宏模塊調(diào)用	137
6.1.1  計(jì)數(shù)器LPM模塊文本代碼的調(diào)用	137
6.1.2  LPM計(jì)數(shù)器代碼與參數(shù)傳遞語(yǔ)句應(yīng)用	138
6.1.3  創(chuàng)建工程與仿真測(cè)試	140
6.2  利用屬性控制乘法器的構(gòu)建	141
6.3  LPM_RAM宏模塊的設(shè)置與使用	142
6.3.1  初始化文件及其生成	142
6.3.2  以原理圖方式對(duì)LPM_RAM進(jìn)行設(shè)置和調(diào)用	144
6.3.3  測(cè)試LPM_RAM	146
6.3.4  Verilog代碼描述的存儲(chǔ)器初始化文件加載表述	147
6.3.5  存儲(chǔ)器設(shè)計(jì)的結(jié)構(gòu)控制	148
6.4  LPM_ROM的定制和使用示例	150
6.4.1  簡(jiǎn)易正弦信號(hào)發(fā)生器設(shè)計(jì)	150
6.4.2  正弦信號(hào)發(fā)生器硬件實(shí)現(xiàn)和測(cè)試	151
6.5  在系統(tǒng)存儲(chǔ)器數(shù)據(jù)讀寫(xiě)編輯器應(yīng)用	152
6.6  LPM嵌入式鎖相環(huán)調(diào)用	153
6.6.1  建立嵌入式鎖相環(huán)元件	154
6.6.2  測(cè)試鎖相環(huán)	156
6.7  In-System Sources and Probes Editor使用方法	156
6.8  數(shù)控振蕩器核使用方法	159
6.9  FIR核使用方法	161
6.10  DDS實(shí)現(xiàn)原理與應(yīng)用	162
6.10.1  DDS原理	163
6.10.2  DDS信號(hào)發(fā)生器設(shè)計(jì)示例	165
習(xí)題	166
實(shí)驗(yàn)與設(shè)計(jì)	166
實(shí)驗(yàn)6-1  查表式硬件運(yùn)算器設(shè)計(jì)	166
實(shí)驗(yàn)6-2  正弦信號(hào)發(fā)生器設(shè)計(jì)	167
實(shí)驗(yàn)6-3  簡(jiǎn)易邏輯分析儀設(shè)計(jì)	167
實(shí)驗(yàn)6-4  DDS正弦信號(hào)發(fā)生器設(shè)計(jì)	169
實(shí)驗(yàn)6-5  移相信號(hào)發(fā)生器設(shè)計(jì)	169
實(shí)驗(yàn)6-6  AM幅度調(diào)制信號(hào)發(fā)生器設(shè)計(jì)	170
實(shí)驗(yàn)6-7  硬件消抖動(dòng)電路設(shè)計(jì)	171
第7章  Verilog設(shè)計(jì)深入	173
7.1  過(guò)程中的兩類(lèi)賦值語(yǔ)句	173
7.1.1  未指定延時(shí)的阻塞式賦值語(yǔ)句	173
7.1.2  指定了延時(shí)的阻塞式賦值	174
7.1.3  未指定延時(shí)的非阻塞式賦值	175
7.1.4  指定了延時(shí)的非阻塞式賦值	176
7.1.5  深入認(rèn)識(shí)阻塞式與非阻塞式賦值的特點(diǎn)	177
7.1.6  不同的賦初值方式導(dǎo)致不同綜合結(jié)果的示例	179
7.2  過(guò)程語(yǔ)句深入探討	181
7.2.1  過(guò)程語(yǔ)句應(yīng)用總結(jié)	181
7.2.2  深入認(rèn)識(shí)不完整條件語(yǔ)句與時(shí)序電路的關(guān)系	182
7.3  三態(tài)與雙向端口設(shè)計(jì)	183
7.3.1  三態(tài)控制電路設(shè)計(jì)	184
7.3.2  雙向端口設(shè)計(jì)	184
7.3.3  三態(tài)總線控制電路設(shè)計(jì)	186
7.4  資源優(yōu)化	188
7.4.1  資源共享	188
7.4.2  邏輯優(yōu)化	189
7.4.3  串行化	190
7.5  速度優(yōu)化	191
7.5.1  流水線設(shè)計(jì)	191
7.5.2  關(guān)鍵路徑法	193
7.5.3  乒乓操作法	194
7.5.4  加法樹(shù)法	194
習(xí)題	195
實(shí)驗(yàn)與設(shè)計(jì)	197
實(shí)驗(yàn)7-1  4×4陣列鍵盤(pán)鍵信號(hào)檢測(cè)電路設(shè)計(jì)	197
實(shí)驗(yàn)7-2  直流電機(jī)綜合測(cè)控系統(tǒng)設(shè)計(jì)	198
實(shí)驗(yàn)7-3  VGA簡(jiǎn)單圖像顯示控制模塊設(shè)計(jì)	199
實(shí)驗(yàn)7-4  樂(lè)曲硬件演奏電路設(shè)計(jì)	200
實(shí)驗(yàn)7-5  PS2鍵盤(pán)控制模型電子琴電路設(shè)計(jì)	204
實(shí)驗(yàn)7-6  SPWM脈寬調(diào)制控制系統(tǒng)設(shè)計(jì)	207
第8章  Verilog狀態(tài)機(jī)設(shè)計(jì)技術(shù)	210
8.1  Verilog狀態(tài)機(jī)的一般形式	210
8.1.1  狀態(tài)機(jī)的特點(diǎn)與優(yōu)勢(shì)	211
8.1.2  狀態(tài)機(jī)的一般結(jié)構(gòu)	212
8.1.3  初始控制與表述	215
8.2  Moore型狀態(tài)機(jī)及其設(shè)計(jì)	216
8.2.1  多過(guò)程結(jié)構(gòu)狀態(tài)機(jī)	216
8.2.2  序列檢測(cè)器及其狀態(tài)機(jī)設(shè)計(jì)	220
8.3  Mealy型狀態(tài)機(jī)設(shè)計(jì)	221
8.4  不同編碼類(lèi)型狀態(tài)機(jī)	224
8.4.1  直接輸出型編碼	224
8.4.2  用宏定義語(yǔ)句定義狀態(tài)編碼	226
8.4.3  順序編碼	227
8.4.4  一位熱碼編碼	228
8.4.5  狀態(tài)編碼設(shè)置	228
8.5  異步狀態(tài)機(jī)設(shè)計(jì)	230
8.6  安全狀態(tài)機(jī)設(shè)計(jì)	233
8.6.1  狀態(tài)導(dǎo)引法	233
8.6.2  狀態(tài)編碼監(jiān)測(cè)法	234
8.6.3  借助EDA工具自動(dòng)生成安全狀態(tài)機(jī)	235
習(xí)題	235
實(shí)驗(yàn)與設(shè)計(jì)	236
實(shí)驗(yàn)8-1  序列檢測(cè)器設(shè)計(jì)	236
實(shí)驗(yàn)8-2  ADC采樣控制電路設(shè)計(jì)	236
實(shí)驗(yàn)8-3  數(shù)據(jù)采集模塊設(shè)計(jì)	237
實(shí)驗(yàn)8-4  五功能智能邏輯筆設(shè)計(jì)	239
第9章  基于Verilog的實(shí)用CPU創(chuàng)新設(shè)計(jì)	241
9.1  KX9016的結(jié)構(gòu)與特色	241
9.2  KX9016基本硬件系統(tǒng)設(shè)計(jì)	244
9.2.1  單步節(jié)拍發(fā)生模塊	244
9.2.2  ALU模塊	245
9.2.3  比較器模塊	245
9.2.4  基本寄存器與寄存器陣列組	246
9.2.5  移位器模塊	248
9.2.6  程序與數(shù)據(jù)存儲(chǔ)器模塊	249
9.3  KX9016v1指令系統(tǒng)設(shè)計(jì)	249
9.3.1  指令格式	250
9.3.2  指令操作碼	251
9.3.3  軟件程序設(shè)計(jì)示例	252
9.3.4  KX9016v1控制器設(shè)計(jì)	254
9.3.5  指令設(shè)計(jì)示例詳解	258
9.4  KX9016的時(shí)序仿真與硬件測(cè)試	259
9.4.1  時(shí)序仿真與指令執(zhí)行波形分析	259
9.4.2  CPU工作情況的硬件測(cè)試	261
9.5  KX9016應(yīng)用程序設(shè)計(jì)示例和系統(tǒng)優(yōu)化	263
9.5.1  除法算法及其硬件實(shí)現(xiàn)	263
9.5.2  乘法算法及其硬件實(shí)現(xiàn)	264
9.5.3  KX9016v1的硬件系統(tǒng)優(yōu)化	265
習(xí)題	266
實(shí)驗(yàn)與設(shè)計(jì)	267
實(shí)驗(yàn)9-1  16位CPU驗(yàn)證性設(shè)計(jì)綜合實(shí)驗(yàn)	267
實(shí)驗(yàn)9-2  新指令設(shè)計(jì)及程序測(cè)試實(shí)驗(yàn)	267
實(shí)驗(yàn)9-3  16位CPU的優(yōu)化設(shè)計(jì)與創(chuàng)新	268
實(shí)驗(yàn)9-4  CPU創(chuàng)新設(shè)計(jì)競(jìng)賽	269
第10章  Verilog Test Bench仿真	271
10.1  Verilog行為仿真流程	272
10.2  Verilog測(cè)試基準(zhǔn)示例	274
10.3  Verilog Test Bench測(cè)試流程	276
10.4  Verilog系統(tǒng)任務(wù)和系統(tǒng)函數(shù)	279
10.4.1  系統(tǒng)任務(wù)和系統(tǒng)函數(shù)	279
10.4.2  預(yù)編譯語(yǔ)句	285
10.5  延時(shí)模型	285
10.5.1  #延時(shí)和門(mén)延時(shí)	286
10.5.2  延時(shí)說(shuō)明塊	286
10.6  其他仿真語(yǔ)句	287
10.6.1  fork-join塊語(yǔ)句	287
10.6.2  wait語(yǔ)句	288
10.6.3  force、release語(yǔ)句	288
10.6.4  deassign語(yǔ)句	289
10.7  仿真激勵(lì)信號(hào)的產(chǎn)生	289
10.8  Verilog數(shù)字系統(tǒng)仿真	291
習(xí)題	292
實(shí)驗(yàn)	292
實(shí)驗(yàn)10-1  在ModelSim上對(duì)計(jì)數(shù)器的Test Bench進(jìn)行仿真	292
實(shí)驗(yàn)10-2  在ModelSim上進(jìn)行16位累加器設(shè)計(jì)仿真	292
第11章  DSP Builder設(shè)計(jì)初步	294
11.1  MATLAB/DSP Builder及其設(shè)計(jì)流程	294
11.2  正弦信號(hào)發(fā)生器設(shè)計(jì)	297
11.2.1  建立設(shè)計(jì)模型	297
11.2.2  Simulink模型仿真	303
11.2.3  SignalCompiler使用方法	307
11.2.4  使用ModelSim進(jìn)行RTL級(jí)仿真	308
11.2.5  使用Quartus II實(shí)現(xiàn)時(shí)序仿真	310
11.2.6  硬件測(cè)試與硬件實(shí)現(xiàn)	310
11.3  DSP Builder層次化設(shè)計(jì)	311
11.4  基于DSP Builder的DDS設(shè)計(jì)	314
11.4.1  DDS模塊設(shè)計(jì)	314
11.4.2  FSK調(diào)制器設(shè)計(jì)	316
11.4.3  正交信號(hào)發(fā)生器設(shè)計(jì)	318
11.4.4  數(shù)控移相信號(hào)發(fā)生器設(shè)計(jì)	319
11.4.5  幅度調(diào)制信號(hào)發(fā)生器設(shè)計(jì)	320
11.5  數(shù)字編碼與譯碼器設(shè)計(jì)	321
11.5.1  偽隨機(jī)序列	321
11.5.2  幀同步檢出	323
11.6  HIL硬件仿真	325
習(xí)題	329
實(shí)驗(yàn)與設(shè)計(jì)	329
實(shí)驗(yàn)11-1  利用MATLAB/DSP Builder設(shè)計(jì)基本電路模塊	329
實(shí)驗(yàn)11-2  基于DSP Builder的DDS應(yīng)用模型設(shè)計(jì)	330
實(shí)驗(yàn)11-3  編譯碼器設(shè)計(jì)實(shí)驗(yàn)	332
實(shí)驗(yàn)11-4  HIL硬件環(huán)仿真實(shí)驗(yàn)	332
實(shí)驗(yàn)11-5  DSP Builder狀態(tài)機(jī)應(yīng)用實(shí)驗(yàn)	333
第12章  DSP Builder設(shè)計(jì)深入	335
12.1  FIR數(shù)字濾波器設(shè)計(jì)	335
12.1.1  FIR濾波器原理	335
12.1.2  使用DSP Builder設(shè)計(jì)FIR濾波器	336
12.1.3  使用MATLAB的濾波器設(shè)計(jì)工具	341
12.1.4  使用FIR IP Core設(shè)計(jì)FIR濾波器	346
12.2  HDL模塊插入仿真與設(shè)計(jì)	350
12.3  正交幅度調(diào)制與解調(diào)模型設(shè)計(jì)	351
12.4  NCO IP核應(yīng)用	354
12.5  基于IP的數(shù)字編譯碼器設(shè)計(jì)	356
習(xí)題	358
實(shí)驗(yàn)與設(shè)計(jì)	359
實(shí)驗(yàn)12-1  FIR數(shù)字濾波器設(shè)計(jì)實(shí)驗(yàn)	359
實(shí)驗(yàn)12-2  編譯碼器與調(diào)制解調(diào)模塊設(shè)計(jì)實(shí)驗(yàn)	360
實(shí)驗(yàn)12-3  HDL Import模塊應(yīng)用實(shí)驗(yàn)	360
參考文獻(xiàn)	361
附錄A  EDA開(kāi)發(fā)系統(tǒng)及相關(guān)軟硬件	362
A.1  KX_DN8系列EDA/SOPC系統(tǒng)	363
A.2  部分實(shí)驗(yàn)擴(kuò)展模塊	365
A.3  .mif文件生成器使用方法	366

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