EDA技術(shù)與應(yīng)用

內(nèi)容概要

　　《eda技術(shù)與應(yīng)用》以altera公司的ep1c3型fpga為藍(lán)本，詳細(xì)介紹了ep1c3的內(nèi)部結(jié)構(gòu)及功能設(shè)計(jì)、altera的fpga設(shè)計(jì)工具quartus
ii的設(shè)計(jì)方法以及vhdl硬件描述語言，并通過相應(yīng)的實(shí)例分析、實(shí)例設(shè)計(jì)和拓展思維訓(xùn)練三個環(huán)節(jié)，引導(dǎo)讀者能夠快速掌握fpga的設(shè)計(jì)方法和設(shè)計(jì)理念，并通過訓(xùn)練逐步提高自己的設(shè)計(jì)水平。在每章后面還附有習(xí)題，便于讀者學(xué)習(xí)和教學(xué)使用。
　　
《eda技術(shù)與應(yīng)用》可以作為高等院校電子工程、通信、工業(yè)自動化、計(jì)算機(jī)應(yīng)用技術(shù)等學(xué)科的本科生或研究生的電子設(shè)計(jì)或eda技術(shù)課程的教材和實(shí)驗(yàn)指導(dǎo)書，也可作為相關(guān)專業(yè)技術(shù)人員的參考書。

書籍目錄

第1章 緒論
1.1 pld的分類
1.2 pld設(shè)計(jì)的基本流程
1.2.1 設(shè)計(jì)輸入
1.2.2 設(shè)計(jì)綜合
1.2.3 仿真驗(yàn)證
1.2.4 設(shè)計(jì)實(shí)現(xiàn)
1.2.5 下載驗(yàn)證
1.3 pld設(shè)計(jì)的常用工具
1.3.1 altera公司設(shè)計(jì)開發(fā)工具
1.3.2 xilinx公司設(shè)計(jì)開發(fā)工具
1.4 pld技術(shù)發(fā)展趨勢
習(xí)題
第2章 ep1c3型fpga結(jié)構(gòu)
2.1 邏輯陣列塊
2.1.1 lab連接
2.1.2 lab控制信號
2.2 邏輯單元
2.2.1 lut鏈和寄存器鏈
.2.2.2 addnsub信號
2.2.3 le操作模式
2.3 多路徑互連
2.3.1 行互連
2.3.2 列互連
2.4 嵌入式存儲器
2.4.1 存儲器模式
2.4.2 奇偶位支持
2.4.3 移位寄存器支持
2.4.4 存儲器大小配置
2.4.5 字節(jié)使能
2.4.6 控制信號和m4k接口
2.4.7 獨(dú)立時鐘模式
2.4.8 輸入/輸出時鐘模式
2.4.9 讀/寫時鐘模式
2.4.10 單端口模式
2.5 全局時鐘網(wǎng)絡(luò)和鎖相環(huán)
2.5.1 全局時鐘網(wǎng)絡(luò)
2.5.2 雙用途時鐘管腳
2.5.3 組合資源
2.5.4 鎖相環(huán)
2.5.5 時鐘的倍頻和分頻
2.5.6 外部時鐘輸入
2.5.7 外部時鐘輸出
2.5.8 時鐘反饋
2.5.9 相移
2.5.10 鎖定檢測信號
2.5.11 可編程占空比
2.5.12 控制信號
2.6 輸入/輸出結(jié)構(gòu)
2.6.1 外部ram接口
2.6.2 ddr sdram和fcram
2.6.3 可編程驅(qū)動能力
2.6.4 可編程上拉電阻
2.7 ieee標(biāo)準(zhǔn)1149.1 (jtag）邊界掃描支持
習(xí)題
第3章 基于quartus ii的fpga設(shè)計(jì)方法
3.1 quartus ii軟件的設(shè)計(jì)輸入
3.1.1 文本編輯器
3.1.2 模塊和符號編輯器
3.1.3 megawizard插件管理器
3.1.4 quartus ii支持的其他設(shè)計(jì)輸入
3.2 quartus ii軟件的設(shè)計(jì)約束
3.2.1 分配編輯器
3.2.2 引腳規(guī)劃器
3.2.3 settings對話框
3.2.4 分配設(shè)計(jì)分區(qū)
3.2.5 導(dǎo)入分配
3.2.6 驗(yàn)證引腳分配
3.3 quartus ii軟件的設(shè)計(jì)綜合
3.3.1 analysis & synthesis功能選項(xiàng)設(shè)置
3.3.2 查看綜合結(jié)果
3.3.3 漸進(jìn)式綜合
3.4 布局布線
3.4.1 布局布線設(shè)置
3.4.2 查看布局布線結(jié)果
3.4.3 優(yōu)化布局布線結(jié)果
3.5 仿真
3.6 時序分析
3.6.1 標(biāo)準(zhǔn)時序分析器的使用
3.6.2 timequest時序分析
3.7 時序逼近
3.7.1 使用時序逼近平面布局圖
3.7.2 使用時序優(yōu)化向?qū)?br />3.7.3 使用網(wǎng)表優(yōu)化實(shí)現(xiàn)時序逼近
3.7.4 使用logiclock區(qū)域達(dá)到時序逼近
3.7.5 使用設(shè)計(jì)空間管理器達(dá)到時序逼近
3.7.6 使用漸進(jìn)式編譯達(dá)到時序逼近
3.8 功耗分析
3.8.1 使用powerplay功耗分析器分析功耗
3.8.2 使用powerplay早期功耗估算器
3.9 編程和配置
3.9.1 匯編器assembler的使用
3.9.2 使用programmer對一個或多個器件編程
3.10 調(diào)試
3.10.1 signaltap ii邏輯分析器的使用
3.10.2 使用外部邏輯分析儀
3.10.3 使用signalprobe
3.10.4 使用在系統(tǒng)存儲器內(nèi)容編輯器
習(xí)題
第4章 vhdl硬件描述語言
4.1 基于硬件描述語言的數(shù)字電路設(shè)計(jì)方法
4.2 硬件設(shè)計(jì)語言概述
4.3 vhdl語言的基本結(jié)構(gòu)
4.3.1 實(shí)體
4.3.2 結(jié)構(gòu)體
4.3.3 結(jié)構(gòu)體的3種子結(jié)構(gòu)
4.3.4 包、庫和配置
4.4 vhdl語言要素
4.4.1 vhdl的文字規(guī)則
4.4.2 vhdl的數(shù)據(jù)對象
4.4.3 vhdl的數(shù)據(jù)類型
4.4.4 vhdl的運(yùn)算操作符
4.4.5 vhdl的主要描述語句
4.5 基本邏輯電路設(shè)計(jì)
4.6 使用quartus ii的vhdl語言設(shè)計(jì)實(shí)例
4.6.1 quartus ii軟件的開發(fā)流程概述
4.6.2 quartus ii對第三方軟件的支持
4.6.3 quartus ii開發(fā)平臺的vhdl語言設(shè)計(jì)實(shí)例
習(xí)題
第5章 fpga設(shè)計(jì)實(shí)例
5.1 開發(fā)系統(tǒng)簡介
5.1.1 硬件符號功能說明
5.1.2 開發(fā)系統(tǒng)電路結(jié)構(gòu)
5.1.3 其他硬件資源
5.1.4 開發(fā)系統(tǒng)使用前設(shè)置
5.2 原理圖輸入的簡單組合邏輯設(shè)計(jì)
5.2.1 1位全加器設(shè)計(jì)
5.2.2 4選1數(shù)據(jù)選擇器的設(shè)計(jì)
5.3 簡單時序電路設(shè)計(jì)
5.3.1 d觸發(fā)器設(shè)計(jì)
5.3.2 具有異步清零和同步使能4位十進(jìn)制加法計(jì)數(shù)器設(shè)計(jì)
5.3.3 數(shù)控分頻器的設(shè)計(jì)
5.3.4 移位運(yùn)算器設(shè)計(jì)
5.4 數(shù)碼管驅(qū)動電路設(shè)計(jì)
5.4.1 7段數(shù)碼顯示譯碼器設(shè)計(jì)
5.4.2 8位數(shù)碼掃描顯示電路
5.5 復(fù)雜fpga設(shè)計(jì)
5.5.1 序列檢測器設(shè)計(jì)
5.5.2 8位十六進(jìn)制頻率計(jì)設(shè)計(jì)
5.6 宏模塊設(shè)計(jì)及測試
5.6.1 dds正弦信號發(fā)生器功能
5.6.2 簡易dds正弦信號發(fā)生器設(shè)計(jì)
5.6.3 使用signaltap ii對簡易dds信號發(fā)生器實(shí)時測試
5.6.4 拓展訓(xùn)練
參考文獻(xiàn)

章節(jié)摘錄

　　當(dāng)M4K RAM塊被配置為RAM或ROM時，設(shè)計(jì)者可以使用一個初始化文件預(yù)先加載存儲器的內(nèi)容?！　≈灰獌蓚€獨(dú)立的塊中的每一個空間大小等于或小于M4K存儲空間大小的一半，兩個單端口存儲器塊可以實(shí)現(xiàn)在一個單獨(dú)的M4K塊。　　QuartusⅡ軟件通過將多個M4K存儲器塊組合起來可以自動實(shí)現(xiàn)更大的存儲器。例如，兩個256×16位RAM塊可以被結(jié)合起來，生成一個256×32位的RAM塊，存儲器的性能也不會因?yàn)槭褂迷试S的最大字寬而降低。使用小于最大字寬的邏輯存儲器塊將物理塊并聯(lián)起來，可以消除任何外部控制邏輯所能增加的延遲。要創(chuàng)建一個更大的高速存儲器塊，QuartusⅡ軟件自動將存儲器塊和LE控制邏輯結(jié)合起來?！　?.4.2 奇偶位支持　　M4K塊為每個字節(jié)提供一位奇偶校驗(yàn)位，即一個M4K塊共有4608位的奇偶校驗(yàn)位。校驗(yàn)位配合內(nèi)部LE邏輯可以實(shí)現(xiàn)采用奇偶校驗(yàn)的檢錯功能，以確保數(shù)據(jù)的完整性。設(shè)計(jì)者還可以使用奇偶校驗(yàn)位的存儲空間來存儲用戶指定的控制位。在寫操作期間，字節(jié)使能可用于數(shù)據(jù)輸入屏蔽。　　2.4.3 移位寄存器支持　　設(shè)計(jì)者可以將M4K存儲器塊配置成移位寄存器來實(shí)現(xiàn)一些數(shù)字信號處理方面的應(yīng)用，如偽隨機(jī)數(shù)發(fā)生器，多通道濾波，自相關(guān)，互相關(guān)等功能。這些和其他數(shù)字信號處理應(yīng)用需要本地數(shù)據(jù)存儲，傳統(tǒng)上是由標(biāo)準(zhǔn)觸發(fā)器來實(shí)現(xiàn)的，這些標(biāo)準(zhǔn)觸發(fā)器要實(shí)現(xiàn)大的移位寄存器，會迅速消耗大量的邏輯單元和布線資源，而使用嵌入式存儲器作為移位寄存器塊，既可以節(jié)省邏輯單元和布線資源，又可以使用專用電路以大大提高實(shí)現(xiàn)的效率?！　　?/pre>




編輯推薦
EDA(Electronic Design Automation,電子設(shè)計(jì)自動化)技術(shù)是現(xiàn)代電子工程領(lǐng)域的一門新技術(shù)。    關(guān)可等編著的《EDA技術(shù)與應(yīng)用》在編寫上不求多、不求雜，力求以基礎(chǔ)性、詳盡性為主旨，將一個器件、一種語言和一個設(shè)計(jì)平臺講細(xì)、講透，對EDA技術(shù)的初學(xué)者起到快速入門、拋磚引玉的作用。本書編寫人員總結(jié)多年EDA理論與實(shí)踐教學(xué)經(jīng)驗(yàn)，在理論方面從FPGA器件結(jié)構(gòu)、Quartus II軟件的設(shè)計(jì)方法、VHDL語言的設(shè)計(jì)語法與規(guī)則三個方面對EDA技術(shù)進(jìn)行基礎(chǔ)性、詳盡性的講解，使EDA技術(shù)的初學(xué)者對可編程邏輯器件的典型設(shè)計(jì)載體、主流設(shè)計(jì)工具和業(yè)界常用設(shè)計(jì)平臺建立起完整的、詳盡的認(rèn)識和理解；實(shí)踐方面，通過實(shí)例分析、實(shí)例設(shè)計(jì)和拓展訓(xùn)練三個階段，使讀者能夠快速掌握EDA技術(shù)的設(shè)計(jì)方法，并引導(dǎo)設(shè)計(jì)者在實(shí)踐過程中不懈地摸索和積累，逐步提高自己的設(shè)計(jì)水平，掌握EDA技術(shù)的精髓。





圖書封面






評論、評分、閱讀與下載



還沒讀過(10)
勉強(qiáng)可看(745)
一般般(127)
內(nèi)容豐富(5271)
強(qiáng)力推薦(432)


 


    EDA技術(shù)與應(yīng)用 PDF格式下載