基于EDA技術(shù)的單周期CPU設(shè)計與實現(xiàn)

內(nèi)容概要

　　《基于EDA技術(shù)的單周期CPU設(shè)計與實現(xiàn)：計算機組成原理實踐》借鑒國內(nèi)外最新的計算機組成實踐的教學(xué)方法，結(jié)合作者多年指導(dǎo)計算機組成原理實驗課的教學(xué)經(jīng)驗，并引用目前市面上主流的MIPS指令集，翔實、具體地講解了計算機各個組成部件的設(shè)計原理和典型指令的執(zhí)行過程?！　∪珪紫冉榻B了EDA技術(shù)、Quartus II軟件以及VHDL的使用方法；然后講解了MIPS體系結(jié)構(gòu)中比較典型的指令，并使用Quartus II軟件，通過原理圖以及VHDL語言，設(shè)計出計算機組成的各個部件；最終形成了一個能執(zhí)行MIPS指令集指令程序的計算機主機系統(tǒng)。書中的所有部件及CPU邏輯電路都能進(jìn)行正確的功能仿真模擬及FPGA下載驗證?！　”緯瓤勺鳛楦叩仍盒Ｓ嬎銠C相關(guān)專業(yè)的計算機組成原理課程的實驗及課程設(shè)計教材，也可供計算機硬件開發(fā)人員、電子技術(shù)及工程技術(shù)人員參考使用。

書籍目錄

第1章 緒論 1.1 實踐內(nèi)容 1.1.1 計算機組成原理實驗 1.1.2 計算機主機系統(tǒng)設(shè)計 1.2 實踐環(huán)境 第2章 EDA設(shè)計工具 2.1 建立工程項目 2.1.1 啟動QuartusⅡ 2.1.2 使用QuartusⅡ 2.1.3 QuartusⅡ文件后綴及其含義 2.1.4 原理圖設(shè)計 2.2 VHDL簡介 2.2.1 VHDL程序的基本結(jié)構(gòu) 2.2.2 VHDL客體及詞法單元 2.2.3 VHDL的基本描述語句 2.2.4 屬性的描述與定義 2.2.5 VHDL設(shè)計 2.3 原理圖轉(zhuǎn)換 2.3.1 原理圖轉(zhuǎn)換為VHDL文件 2.3.2 VHDL文件轉(zhuǎn)換為原理圖 2.4 編譯與器件封裝 2.4.1 局部工程編譯 2.4.2 封裝成器件放入用戶庫 2.5 電路仿真 2.5.1 建立仿真文件 2.5.2 仿真設(shè)置工具 2.5.3 功能仿真 2.5.4 時序仿真 2.6 工程下載驗證 2.6.1 引腳鎖定設(shè)置 2.6.2 配置文件下載 第3章 MIPS指令和CPU設(shè)計思路 3.1 MIPS寄存器堆 3.2 指令格式和主機系統(tǒng)指令 3.2.1 指令格式 3.2.2 主機系統(tǒng)指令 3.3 CPU設(shè)計思路 3.3.1 單周期CPU邏輯設(shè)計 3.3.2 R類型指令 3.3.3 I類型指令 3.3.4 J類型指令 第4章 多路選擇器 4.1 1位2選1多路選擇器 4.1.1 1位2選1多路選擇器原理圖設(shè)計 4.1.2 1位2選1多路選擇器的VHDL設(shè)計 4.1.3 1位2選1多路選擇器的仿真驗證 4.2 5位2選1多路選擇器 4.2.1 5位2選1多路選擇器的原理圖設(shè)計 4.2.2 5位2選1多路選擇器的VHDL設(shè)計 4.2.3 5位2選1多路選擇器的仿真驗證 4.3 8位2選1多路選擇器 4.3.1 8位2選1多路選擇器的原理圖設(shè)計 4.3.2 8位2選1多路選擇器的VHDL設(shè)計 4.3.3 8位2選1多路選擇器的仿真驗證 4.4 32位2選1多路選擇器 4.4.1 32位2選1多路選擇器的原理圖設(shè)計 4.4.2 32位2選1多路選擇器的VHDL設(shè)計 4.4.3 32位2選1多路選擇器的仿真驗證 4.5 32位4選1多路選擇器 4.5.1 32位4選1多路選擇器的原理圖設(shè)計 4.5.2 32位4選1多路選擇器的VHDL設(shè)計 4.5.3 32位4選1多路選擇器的仿真驗證 4.6 32位32選1多路選擇器 4.6.1 32位32選1多路選擇器的原理圖設(shè)計 4.6.2 32位32選1多路選擇器的VHDL設(shè)計 4.7 lpm_mux宏模塊的設(shè)置 第5章 加減器 5.1 1位加法器 5.1.1 1位加法器的原理圖設(shè)計 5.1.2 1位加法器的VHDL設(shè)計 5.1.3 1位加法器的仿真驗證 5.2 1位加減器 5.2.1 1位加減器的原理圖設(shè)計 5.2.2 1位加減器的VHDL設(shè)計 5.2.3 1位加減器的仿真驗證 5.3 8位加法器 5.3.1 8位加法器的原理圖設(shè)計 5.3.2 8位加法器的VHDL設(shè)計 5.3.3 8位加法器的仿真驗證 5.4 32位加減器 5.4.1 32位加減器的原理圖設(shè)計 5.4.2 32位加減器的VHDL設(shè)計 5.4.3 32位加減器的仿真驗證 第6章 移位運算器 6.1 移位運算器的原理圖設(shè)計 6.2 移位運算器的VHDL設(shè)計 6.3 移位運算器的仿真驗證 第7章 算術(shù)邏輯運算器 7.1 0操作數(shù)檢測模塊 7.2 算術(shù)邏輯運算器的原理圖設(shè)計 7.3 算術(shù)邏輯運算器的VHDL設(shè)計 7.4 算術(shù)邏輯運算器的仿真驗證 第8章 寄存器堆 8.1 寄存器號譯碼 8.1.1 寄存器號譯碼的原理圖設(shè)計 8.1.2 寄存器號譯碼的VHDL設(shè)計 8.1.3 寄存器號譯碼的仿真驗證 8.2 8位觸發(fā)器 8.2.1 8位觸發(fā)器的原理圖設(shè)計 8.2.2 8位觸發(fā)器的VHDL設(shè)計 8.2.3 8位觸發(fā)器的仿真驗證 8.3 32位觸發(fā)器 8.3.1 32位觸發(fā)器的原理圖設(shè)計 8.3.2 32位觸發(fā)器的VHDL設(shè)計 8.3.3 32位觸發(fā)器的仿真驗證 8.4 32位寄存器 8.4.1 32位寄存器的原理圖設(shè)計 8.4.2 32位寄存器的VHDL設(shè)計 8.5 32位寄存器堆 8.5.1 32位寄存器堆的原理圖設(shè)計 8.5.2 32位寄存器堆的VHDL設(shè)計 8.5.3 32位寄存器堆的仿真驗證 第9章 計算機主機系統(tǒng)設(shè)計 9.1 跳轉(zhuǎn)指令寄存器指定元件 9.1.1 跳轉(zhuǎn)指令寄存器指定元件的原理圖設(shè)計 9.1.2 跳轉(zhuǎn)指令寄存器指定元件的VHDL設(shè)計 9.1.3 跳轉(zhuǎn)指令寄存器指定元件的仿真驗證 9.2 指令譯碼器 9.2.1 指令譯碼器的原理圖設(shè)計 9.2.2 指令譯碼器的VHDL設(shè)計 9.2.3 指令譯碼器的仿真驗證 9.3 控制部件設(shè)計 9.3.1 控制部件的原理圖設(shè)計 9.3.2 控制部件的VHDL設(shè)計 9.3.3 控制部件的仿真驗證 9.4 指令存儲器 9.4.1 指令存儲器的原理圖設(shè)計 9.4.2 指令存儲器的仿真驗證 9.5 數(shù)據(jù)存儲器 9.5.1 數(shù)據(jù)存儲器的原理圖設(shè)計 9.5.2 數(shù)據(jù)存儲器的仿真驗證 9.6 單周期中央處理器CPU設(shè)計 9.6.1 單周期中央處理器的原理圖設(shè)計 9.6.2 單周期中央處理器的VHDL設(shè)計 9.7 計算機主機系統(tǒng)設(shè)計 9.7.1 計算機主機系統(tǒng)的原理圖設(shè)計 9.7.2 計算機主機系統(tǒng)的VHDL設(shè)計 9.8 調(diào)試程序編制及主機系統(tǒng)的調(diào)試 9.8.1 加法調(diào)試程序 9.8.2 加法程序調(diào)試仿真 9.8.3 乘法調(diào)試程序 9.8.4 乘法程序調(diào)試仿真 附錄A DE2—70簡介及調(diào)試注意事項 A.1 DE2—70硬件實驗平臺簡介 A.2 DE2—70引腳分配的一般性指導(dǎo) A.3 實驗板基本輸入／輸出引腳信號 附錄B 設(shè)計調(diào)試過程中的注意事項 參考文獻(xiàn)

章節(jié)摘錄

版權(quán)頁：   插圖：   5種語句結(jié)構(gòu)的基本組成和功能分別如下。 塊語句是由一系列并行執(zhí)行語句構(gòu)成的組合體，它的功能是將結(jié)構(gòu)體中的并行語句組成一個或多個子模塊。 進(jìn)程語句定義順序語句模塊，用以將從外部獲得的信號值，或內(nèi)部的運算數(shù)據(jù)向其他的信號進(jìn)行賦值。 信號賦值語句將設(shè)計實體內(nèi)的處理結(jié)果向定義的信號或界面端口進(jìn)行賦值。 子程序調(diào)用語句用以調(diào)用過程或函數(shù)，并將獲得的結(jié)果賦值于信號。 元件例化語句對其他的設(shè)計實體作元件調(diào)用說明，并將此元件的端口與其他的元件、信號或高層次實體的界面端口進(jìn)行連接。 3.進(jìn)程（PROCESS） PROCESS概念產(chǎn)生于軟件語言。在VHDL中，PROCESS結(jié)構(gòu)是最具特色的語句，它的運行方式與軟件語言中的PROCESS完全不同，這是讀者需要特別注意的。 PROCESS語句結(jié)構(gòu)包含了一個代表著設(shè)計實體中部分邏輯行為的、獨立的順序語句描述的進(jìn)程。與并行語句的同時執(zhí)行方式不同，順序語句可以根據(jù)設(shè)計者的要求，利用順序可控的語句，完成逐條執(zhí)行的功能。順序語句與C等軟件編程語言中的語句功能相類似，即語句運行的順序和程序語句書寫的順序相一致。一個結(jié)構(gòu)體中可以有多個并行運行的進(jìn)程結(jié)構(gòu)，而每一個進(jìn)程的內(nèi)部結(jié)構(gòu)卻是由一系列順序語句構(gòu)成的。 需要注意的是，在VHDL中，所謂“順序”僅僅是指語句要按順序依次執(zhí)行。但這并不意味著PROCESS語句結(jié)構(gòu)所對應(yīng)的硬件邏輯行為也具有相同的順序性。PROCESS結(jié)構(gòu)中的順序語句及其所謂的“順序執(zhí)行過程”只是針對計算機中的軟件行為仿真模擬過程而言的，這個過程與硬件結(jié)構(gòu)實現(xiàn)中對應(yīng)的邏輯行為是不相同的。PROCESS結(jié)構(gòu)中既可以有時序邏輯的描述，也可以有組合邏輯的描述，它們都可以用順序語句來表達(dá)。然而，硬件中的組合邏輯具有最典型的并行邏輯功能，而硬件中的時序邏輯也并非都是以順序方式工作的。 （1）PROCESS語句格式 PROCESS語句的表達(dá)格式如下： [進(jìn)程標(biāo)號]PROCESS[（敏感信號參數(shù)表）][IS] [進(jìn)程說明部分】 BEGIN 順序描述語句 END PROCESS[進(jìn)程標(biāo)號]； 每一個PROCESS語句結(jié)構(gòu)可以賦予一個進(jìn)程標(biāo)號，但這個標(biāo)號不是必需的。進(jìn)程說明部分定義了該進(jìn)程所需的局部數(shù)據(jù)環(huán)境。 順序描述語句部分是一段順序執(zhí)行的語句，用來描述該進(jìn)程的行為。PROCESS中規(guī)定了每個進(jìn)程語句在它的某個敏感信號（由敏感信號參量表列出）的值改變時必須立即完成某一功能行為，這個行為由進(jìn)程語句中的順序語句定義，行為的結(jié)果可以賦給信號，并通過信號被其他的PROCESS讀取或賦值。當(dāng)進(jìn)程中定義的任一敏感信號發(fā)生更新時，由順序語句定義的行為就要重復(fù)執(zhí)行一次；當(dāng)進(jìn)程中最后一個語句執(zhí)行完畢后，執(zhí)行過程將返回到進(jìn)程的第一個語句，以等待下一次敏感信號變化。如此循環(huán)往復(fù)，以至無限。

編輯推薦

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