數(shù)字邏輯與VHDL邏輯設(shè)計

內(nèi)容概要

　　《21世紀高等學校計算機專業(yè)實用規(guī)劃教材：數(shù)字邏輯與VHDL邏輯設(shè)計》是根據(jù)計算機類專業(yè)教學的需要編寫的，既考慮到計算機專業(yè)對數(shù)字邏輯課程的要求與其他電氣信息類專業(yè)的不同，也考慮到與計算機組成原理等后繼課程的銜接。全書內(nèi)容包括邏輯代數(shù)基礎(chǔ)、門電路、VHDL語言基礎(chǔ)、組合邏輯電路、觸發(fā)器、時序邏輯電路、用VHDL設(shè)計邏輯電路、半導體存儲器、可編程邏輯器件、脈沖波形的產(chǎn)生與整形、數(shù)／模與模／數(shù)轉(zhuǎn)換等內(nèi)容。本書系統(tǒng)地介紹了用VHDL設(shè)計組合邏輯、觸發(fā)器、寄存器和時序邏輯的方法。本書的重點內(nèi)容有豐富的例題和習題，便于自學。　　《21世紀高等學校計算機專業(yè)實用規(guī)劃教材：數(shù)字邏輯與VHDL邏輯設(shè)計》可作為計算機科學與技術(shù)、網(wǎng)絡工程、軟件工程等專業(yè)的教材，也可供有關(guān)專業(yè)的工程技術(shù)人員參考。

書籍目錄

第1章 數(shù)字邏輯基礎(chǔ) 1.1 數(shù)制和碼制 1.1.1 進位記數(shù)制 1.1.2 不同記數(shù)制間的轉(zhuǎn)換 1.1.3 二進制數(shù)的運算 1.1.4 編碼 1.2 邏輯代數(shù)的基本運算 1.2.1 邏輯代數(shù)的三種基本運算 1.2.2 復合邏輯運算 1.3 邏輯代數(shù)的基本公式和常用公式 1.3.1 基本公式和常用公式 1.3.2 若干常用公式 1.4 邏輯代數(shù)的基本定理 1.4.1 代人定理 1.4.2 反演定理 1.4.3 對偶定理 1.5 邏輯函數(shù)及其表示方法 1.5.1 邏輯函數(shù)的表示方法 1.5.2 邏輯函數(shù)的兩種標準形式 1.5.3 邏輯函數(shù)的卡諾圖表示法 1.6 邏輯函數(shù)的公式化簡法 1.7 邏輯函數(shù)的卡諾圖化簡法 1.8 具有無關(guān)項的邏輯函數(shù)及其化簡 1.8.1 約束項、任意項和邏輯函數(shù)式中的無關(guān)項 1.8.2 具有無關(guān)項的邏輯函數(shù)的化簡 本章小結(jié) 習題1 第2章 邏輯門電路 2.1 概述 2.2 二極管門電路 2.2.1 二極管與門 2.2.2 二極管或門 2.3 CMOS門電路 2.3.1 MOS管開關(guān)電路 2.3.2 CMOS反相器 2.3.3 CMOS與非門和或非門 2.3.4 漏極開路的CMOS門 2.3.5 CMOS傳輸門和模擬開關(guān) 2.3.6 三態(tài)輸出的CMOS門電路 2.3.7 CMOS數(shù)字集成電路系列 2.4 TTL門電路 2.4.1 三極管開關(guān)電路 2.4.2 TTL與非門的工作原理 2.4.3 TTL與非門的電壓傳輸特性 2.4.4 TTL與非門的靜態(tài)輸入特性和輸出特性 2.4.5 TTL與非門的動態(tài)特性 2.4.6 其他類型的TTL門電路 2.4.7 TTL集成電路的改進系列 2.5 TTL電路與CMOS電路的接口 本章小結(jié) 習題2 第3章 硬件描述語言VHDL基礎(chǔ) 3.1 概述 3.2 庫和程序包 3.2.1 庫 3.2.2 程序包 3.3 VHDL的語言要素 3.3.1 數(shù)據(jù)對象 3.3.2 數(shù)據(jù)類型 3.3.3 運算操作符 3.4 順序語句 3.4.1 賦值語句 3.4.2 If語句 3.4.3 Case語句 3.5 并行語句 3.5.1 process語句 3.5.2 并行信號賦值語句 3.6 設(shè)計實體 3.6.1 實體 3.6.2 結(jié)構(gòu)體 3.6.3 層次結(jié)構(gòu)設(shè)計 本章小結(jié) 習題3 第4章 組合邏輯電路 4.1 組合邏輯電路的分析方法和設(shè)計方法 4.1.1 組合邏輯電路的分析方法 4.1.2 組合邏輯電路的設(shè)計方法 4.2 編碼器 4.2.1 普通編碼器 4.2.2 優(yōu)先編碼器 4.3 譯碼器 4.3.1 二進制譯碼器 4.3.2 二一十進制譯碼器 4.3.3 用譯碼器設(shè)計組合邏輯電路 4.3.4 顯示譯碼器 4.4 數(shù)據(jù)選擇器 4.4.1 數(shù)據(jù)選擇器概述 4.4.2 用數(shù)據(jù)選擇器設(shè)計組合邏輯電路 4.5 加法器 4.5.1 半加器和全加器 4.5.2 并行加法器和進位鏈 4.5.3 用加法器設(shè)計組合邏輯電路 4.6 數(shù)值比較器 4.6.1 一位數(shù)值比較器 4.6.2 多位數(shù)值比較器 4.7 組合邏輯電路中的競爭一冒險現(xiàn)象 4.7.1 競爭—冒險現(xiàn)象 4.7.2 消除競爭—冒險現(xiàn)象的方法 4.8 用VHDL設(shè)計組合邏輯電路 本章小結(jié) 習題4 第5章 觸發(fā)器和寄存器 5.1 概述 5.2 鎖存器 5.2.1 基本RS鎖存器 5.2.2 門控RS鎖存器 5.2.3 D型鎖存器 5.3 觸發(fā)器的電路結(jié)構(gòu)與動作特點 5.3.1 脈沖觸發(fā)的觸發(fā)器 5.3.2 邊沿觸發(fā)的觸發(fā)器 5.4 觸發(fā)器的邏輯功能及其描述方法 5.4.1 RS觸發(fā)器 5.4.2 JK觸發(fā)器 5.4.3 D觸發(fā)器 5.4.4 T觸發(fā)器 5.5 觸發(fā)器的動態(tài)特性 5.5.1 基本RS鎖存器的動態(tài)特性 5.5.2 門控RS鎖存器的動態(tài)特性 5.5.3 主從結(jié)構(gòu)觸發(fā)器的動態(tài)特性 5.6 用VHDL設(shè)計觸發(fā)器 5.7 寄存器 5.7.1 數(shù)碼寄存器 5.7.2 數(shù)據(jù)鎖存器 5.7.3 移位寄存器 5.7.4 用VHDL設(shè)計寄存器 本章小結(jié) 習題5 第6章 時序邏輯電路 6.1 時序邏輯電路的特點和表示方法 6.1.1 時序邏輯電路的特點 6.1.2 時序邏輯電路的表示方法 6.2 基于觸發(fā)器的時序邏輯電路的分析 6.2.1 同步時序邏輯電路的分析 6.2.2 異步時序邏輯電路的分析 6.3 計數(shù)器 6.3.1 同步計數(shù)器 6.3.2 異步計數(shù)器 6.3.3 移位寄存器型計數(shù)器 6.4 基于觸發(fā)器的同步時序邏輯電路的設(shè)計 6.5 基于MSI的時序邏輯電路的分析與設(shè)計 6.5.1 基于MSI的時序邏輯電路的設(shè)計 6.5.2 基于MSI的時序邏輯電路的分析 6.6 用VHDL設(shè)計時序邏輯電路 本章小結(jié) 習題6 第7章 半導體存儲器和可編程邏輯器件 7.1 半導體存儲器概述 7.2 只讀存儲器 7.2.1 掩膜ROM 7.2.2 可編程只讀存儲器 7.2.3 可擦除的可編程只讀存儲器 7.2.4 快閃存儲器 7.3 隨機讀寫存儲器 7.3.1 靜態(tài)隨機讀寫存儲器 7.3.2 動態(tài)隨機讀寫存儲器 7.4 存儲器容量的擴展 7.4.1 位擴展方式 7.4.2 字擴展方式 7.4.3 字位擴展 7.5 用存儲器設(shè)計組合邏輯電路 7.6 可編程邏輯器件簡介 7.6.1 概述 7.6.2 PLD的分類 7.6.3 可編程邏輯器件的邏輯表示 7.6.4 通用陣列邏輯 7.6.5 現(xiàn)場可編程門陣列 7.6.6 PLD的編程 本章小結(jié) 習題7 第8章 脈沖波形的產(chǎn)生與整形 8.1 多諧振蕩器 8.1.1 環(huán)形振蕩器 8.1.2 對稱式多諧振蕩器 8.1.3 石英晶體多諧振蕩器 8.2 單穩(wěn)態(tài)觸發(fā)器 8.2.1 積分型單穩(wěn)態(tài)觸發(fā)器 8.2.2 微分型單穩(wěn)態(tài)觸發(fā)器 8.2.3 單穩(wěn)態(tài)觸發(fā)器的應用 8.3 施密特觸發(fā)器 8.3.1 電路原理 8.3.2 施密特觸發(fā)器的應用 本章小結(jié) 習題8 第9章 數(shù) 模與模 數(shù)轉(zhuǎn)換電路 9.1 概述 9.2 數(shù) 模轉(zhuǎn)換器 9.2.1 權(quán)電阻網(wǎng)絡D A轉(zhuǎn)換器 9.2.2 倒T形電阻網(wǎng)絡D A轉(zhuǎn)換器 9.3 模 數(shù)轉(zhuǎn)換器 9.3.1 模 數(shù)轉(zhuǎn)換的基本原理 9.3.2 直接A D轉(zhuǎn)換器 9.3.3 間接A D轉(zhuǎn)換器 本章小結(jié) 習題9 附錄A 晶體管和液晶顯示器基礎(chǔ) 附錄B 邏輯門的符號 參考文獻

章節(jié)摘錄

版權(quán)頁：   插圖：   1.5.1 邏輯函數(shù)的表示方法 如果以邏輯變量作為輸入，以邏輯運算結(jié)果作為輸出，那么當輸入變量的取值確定后，輸出的取值便隨之而定。輸入與輸出之間就是一種函數(shù)關(guān)系，稱為邏輯函數(shù)。寫作： Y=F（A，B，C，…） 由于邏輯變量的取值只有0和1兩種，邏輯運算結(jié)果也只有0和1兩種可能，因此邏輯函數(shù)是二值函數(shù)。 任何一個具體的因果關(guān)系都可以用一個邏輯函數(shù)來描述。常用的邏輯函數(shù)的表示方法有邏輯真值表、邏輯函數(shù)式、邏輯圖、卡諾圖、波形圖和硬件描述語言等。各種表示方法可以相互轉(zhuǎn)換。 1.邏輯真值表 將輸入變量的所有可能的取值下對應的輸出值都找出來列成表格，就得到該邏輯函數(shù)的真值表（Truth Table）。N個變量的真值表有2N行。真值表唯一地表示了一個邏輯函數(shù)。如果兩個邏輯函數(shù)的真值表相同，則這兩個邏輯函數(shù)相等。 真值表的特點是直觀明了，可以直接看出輸出邏輯函數(shù)與輸入變量之間的邏輯關(guān)系，把一個實際問題抽象成數(shù)學函數(shù)時最方便。但是，當變量比較多時顯得過于煩瑣，也不能用公式定理進行運算。 2.邏輯函數(shù)式 把輸出邏輯函數(shù)與輸入變量之間的邏輯關(guān)系寫成與、或、非等運算的組合形式，就得到了邏輯函數(shù)表達式（Logic Expression）。 邏輯函數(shù)式的特點是簡潔方便，便于用公式定理進行運算變換。但是，當邏輯函數(shù)比較復雜時，難以直接從變量取值看出邏輯函數(shù)的值。 3.邏輯圖 根據(jù)邏輯函數(shù)表達式將邏輯函數(shù)用相應的圖形符號畫成圖，就得到邏輯圖（LogicDiagram）。邏輯圖是制作數(shù)字電路的依據(jù)。 4.卡諾圖 卡諾圖（Karnaugh map）是一種用方格圖形表示邏輯函數(shù)的方法。將n變量的全部最小項各用一個小方塊表示，并將具有邏輯相鄰性的最小項在幾何位置上也相鄰地排列起來，所得到的圖形稱為n變量的卡諾圖。 卡諾圖與真值表完全對應，是化簡不超過5個邏輯變量的邏輯函數(shù)的最常用、最方便的數(shù)學工具。 5.波形圖 波形圖（Waveform Diagram）是用高、低電平表示輸入邏輯變量不同取值與其輸出邏輯函數(shù)值之問關(guān)系的圖形方法。波形圖用直觀的圖形表示出抽象的邏輯關(guān)系，能夠表現(xiàn)輸m與輸入在時間序列上的變化關(guān)系。 6.硬件描述語言 EDA技術(shù)的發(fā)展推動了在數(shù)字邏輯設(shè)計中應用形式語言描述邏輯關(guān)系、數(shù)字系統(tǒng)的功能和結(jié)構(gòu)。硬件描述語言（Hardware Description Language）的成熟使VLSI、微處理器和數(shù)字系統(tǒng)設(shè)計的“硬件設(shè)計軟件化”成為現(xiàn)實。目前應用較多的硬件描述語言有VHDL、Verilog等。

編輯推薦

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