數(shù)字邏輯與VHDL邏輯設(shè)計(jì)

內(nèi)容概要

　　《21世紀(jì)高等學(xué)校計(jì)算機(jī)專(zhuān)業(yè)實(shí)用規(guī)劃教材：數(shù)字邏輯與VHDL邏輯設(shè)計(jì)》是根據(jù)計(jì)算機(jī)類(lèi)專(zhuān)業(yè)教學(xué)的需要編寫(xiě)的，既考慮到計(jì)算機(jī)專(zhuān)業(yè)對(duì)數(shù)字邏輯課程的要求與其他電氣信息類(lèi)專(zhuān)業(yè)的不同，也考慮到與計(jì)算機(jī)組成原理等后繼課程的銜接。全書(shū)內(nèi)容包括邏輯代數(shù)基礎(chǔ)、門(mén)電路、VHDL語(yǔ)言基礎(chǔ)、組合邏輯電路、觸發(fā)器、時(shí)序邏輯電路、用VHDL設(shè)計(jì)邏輯電路、半導(dǎo)體存儲(chǔ)器、可編程邏輯器件、脈沖波形的產(chǎn)生與整形、數(shù)／模與模／數(shù)轉(zhuǎn)換等內(nèi)容。本書(shū)系統(tǒng)地介紹了用VHDL設(shè)計(jì)組合邏輯、觸發(fā)器、寄存器和時(shí)序邏輯的方法。本書(shū)的重點(diǎn)內(nèi)容有豐富的例題和習(xí)題，便于自學(xué)?！　　?1世紀(jì)高等學(xué)校計(jì)算機(jī)專(zhuān)業(yè)實(shí)用規(guī)劃教材：數(shù)字邏輯與VHDL邏輯設(shè)計(jì)》可作為計(jì)算機(jī)科學(xué)與技術(shù)、網(wǎng)絡(luò)工程、軟件工程等專(zhuān)業(yè)的教材，也可供有關(guān)專(zhuān)業(yè)的工程技術(shù)人員參考。

書(shū)籍目錄

第1章 數(shù)字邏輯基礎(chǔ) 1.1 數(shù)制和碼制 1.1.1 進(jìn)位記數(shù)制 1.1.2 不同記數(shù)制間的轉(zhuǎn)換 1.1.3 二進(jìn)制數(shù)的運(yùn)算 1.1.4 編碼 1.2 邏輯代數(shù)的基本運(yùn)算 1.2.1 邏輯代數(shù)的三種基本運(yùn)算 1.2.2 復(fù)合邏輯運(yùn)算 1.3 邏輯代數(shù)的基本公式和常用公式 1.3.1 基本公式和常用公式 1.3.2 若干常用公式 1.4 邏輯代數(shù)的基本定理 1.4.1 代人定理 1.4.2 反演定理 1.4.3 對(duì)偶定理 1.5 邏輯函數(shù)及其表示方法 1.5.1 邏輯函數(shù)的表示方法 1.5.2 邏輯函數(shù)的兩種標(biāo)準(zhǔn)形式 1.5.3 邏輯函數(shù)的卡諾圖表示法 1.6 邏輯函數(shù)的公式化簡(jiǎn)法 1.7 邏輯函數(shù)的卡諾圖化簡(jiǎn)法 1.8 具有無(wú)關(guān)項(xiàng)的邏輯函數(shù)及其化簡(jiǎn) 1.8.1 約束項(xiàng)、任意項(xiàng)和邏輯函數(shù)式中的無(wú)關(guān)項(xiàng) 1.8.2 具有無(wú)關(guān)項(xiàng)的邏輯函數(shù)的化簡(jiǎn) 本章小結(jié) 習(xí)題1 第2章 邏輯門(mén)電路 2.1 概述 2.2 二極管門(mén)電路 2.2.1 二極管與門(mén) 2.2.2 二極管或門(mén) 2.3 CMOS門(mén)電路 2.3.1 MOS管開(kāi)關(guān)電路 2.3.2 CMOS反相器 2.3.3 CMOS與非門(mén)和或非門(mén) 2.3.4 漏極開(kāi)路的CMOS門(mén) 2.3.5 CMOS傳輸門(mén)和模擬開(kāi)關(guān) 2.3.6 三態(tài)輸出的CMOS門(mén)電路 2.3.7 CMOS數(shù)字集成電路系列 2.4 TTL門(mén)電路 2.4.1 三極管開(kāi)關(guān)電路 2.4.2 TTL與非門(mén)的工作原理 2.4.3 TTL與非門(mén)的電壓傳輸特性 2.4.4 TTL與非門(mén)的靜態(tài)輸入特性和輸出特性 2.4.5 TTL與非門(mén)的動(dòng)態(tài)特性 2.4.6 其他類(lèi)型的TTL門(mén)電路 2.4.7 TTL集成電路的改進(jìn)系列 2.5 TTL電路與CMOS電路的接口 本章小結(jié) 習(xí)題2 第3章 硬件描述語(yǔ)言VHDL基礎(chǔ) 3.1 概述 3.2 庫(kù)和程序包 3.2.1 庫(kù) 3.2.2 程序包 3.3 VHDL的語(yǔ)言要素 3.3.1 數(shù)據(jù)對(duì)象 3.3.2 數(shù)據(jù)類(lèi)型 3.3.3 運(yùn)算操作符 3.4 順序語(yǔ)句 3.4.1 賦值語(yǔ)句 3.4.2 If語(yǔ)句 3.4.3 Case語(yǔ)句 3.5 并行語(yǔ)句 3.5.1 process語(yǔ)句 3.5.2 并行信號(hào)賦值語(yǔ)句 3.6 設(shè)計(jì)實(shí)體 3.6.1 實(shí)體 3.6.2 結(jié)構(gòu)體 3.6.3 層次結(jié)構(gòu)設(shè)計(jì) 本章小結(jié) 習(xí)題3 第4章 組合邏輯電路 4.1 組合邏輯電路的分析方法和設(shè)計(jì)方法 4.1.1 組合邏輯電路的分析方法 4.1.2 組合邏輯電路的設(shè)計(jì)方法 4.2 編碼器 4.2.1 普通編碼器 4.2.2 優(yōu)先編碼器 4.3 譯碼器 4.3.1 二進(jìn)制譯碼器 4.3.2 二一十進(jìn)制譯碼器 4.3.3 用譯碼器設(shè)計(jì)組合邏輯電路 4.3.4 顯示譯碼器 4.4 數(shù)據(jù)選擇器 4.4.1 數(shù)據(jù)選擇器概述 4.4.2 用數(shù)據(jù)選擇器設(shè)計(jì)組合邏輯電路 4.5 加法器 4.5.1 半加器和全加器 4.5.2 并行加法器和進(jìn)位鏈 4.5.3 用加法器設(shè)計(jì)組合邏輯電路 4.6 數(shù)值比較器 4.6.1 一位數(shù)值比較器 4.6.2 多位數(shù)值比較器 4.7 組合邏輯電路中的競(jìng)爭(zhēng)一冒險(xiǎn)現(xiàn)象 4.7.1 競(jìng)爭(zhēng)—冒險(xiǎn)現(xiàn)象 4.7.2 消除競(jìng)爭(zhēng)—冒險(xiǎn)現(xiàn)象的方法 4.8 用VHDL設(shè)計(jì)組合邏輯電路 本章小結(jié) 習(xí)題4 第5章 觸發(fā)器和寄存器 5.1 概述 5.2 鎖存器 5.2.1 基本RS鎖存器 5.2.2 門(mén)控RS鎖存器 5.2.3 D型鎖存器 5.3 觸發(fā)器的電路結(jié)構(gòu)與動(dòng)作特點(diǎn) 5.3.1 脈沖觸發(fā)的觸發(fā)器 5.3.2 邊沿觸發(fā)的觸發(fā)器 5.4 觸發(fā)器的邏輯功能及其描述方法 5.4.1 RS觸發(fā)器 5.4.2 JK觸發(fā)器 5.4.3 D觸發(fā)器 5.4.4 T觸發(fā)器 5.5 觸發(fā)器的動(dòng)態(tài)特性 5.5.1 基本RS鎖存器的動(dòng)態(tài)特性 5.5.2 門(mén)控RS鎖存器的動(dòng)態(tài)特性 5.5.3 主從結(jié)構(gòu)觸發(fā)器的動(dòng)態(tài)特性 5.6 用VHDL設(shè)計(jì)觸發(fā)器 5.7 寄存器 5.7.1 數(shù)碼寄存器 5.7.2 數(shù)據(jù)鎖存器 5.7.3 移位寄存器 5.7.4 用VHDL設(shè)計(jì)寄存器 本章小結(jié) 習(xí)題5 第6章 時(shí)序邏輯電路 6.1 時(shí)序邏輯電路的特點(diǎn)和表示方法 6.1.1 時(shí)序邏輯電路的特點(diǎn) 6.1.2 時(shí)序邏輯電路的表示方法 6.2 基于觸發(fā)器的時(shí)序邏輯電路的分析 6.2.1 同步時(shí)序邏輯電路的分析 6.2.2 異步時(shí)序邏輯電路的分析 6.3 計(jì)數(shù)器 6.3.1 同步計(jì)數(shù)器 6.3.2 異步計(jì)數(shù)器 6.3.3 移位寄存器型計(jì)數(shù)器 6.4 基于觸發(fā)器的同步時(shí)序邏輯電路的設(shè)計(jì) 6.5 基于MSI的時(shí)序邏輯電路的分析與設(shè)計(jì) 6.5.1 基于MSI的時(shí)序邏輯電路的設(shè)計(jì) 6.5.2 基于MSI的時(shí)序邏輯電路的分析 6.6 用VHDL設(shè)計(jì)時(shí)序邏輯電路 本章小結(jié) 習(xí)題6 第7章 半導(dǎo)體存儲(chǔ)器和可編程邏輯器件 7.1 半導(dǎo)體存儲(chǔ)器概述 7.2 只讀存儲(chǔ)器 7.2.1 掩膜ROM 7.2.2 可編程只讀存儲(chǔ)器 7.2.3 可擦除的可編程只讀存儲(chǔ)器 7.2.4 快閃存儲(chǔ)器 7.3 隨機(jī)讀寫(xiě)存儲(chǔ)器 7.3.1 靜態(tài)隨機(jī)讀寫(xiě)存儲(chǔ)器 7.3.2 動(dòng)態(tài)隨機(jī)讀寫(xiě)存儲(chǔ)器 7.4 存儲(chǔ)器容量的擴(kuò)展 7.4.1 位擴(kuò)展方式 7.4.2 字?jǐn)U展方式 7.4.3 字位擴(kuò)展 7.5 用存儲(chǔ)器設(shè)計(jì)組合邏輯電路 7.6 可編程邏輯器件簡(jiǎn)介 7.6.1 概述 7.6.2 PLD的分類(lèi) 7.6.3 可編程邏輯器件的邏輯表示 7.6.4 通用陣列邏輯 7.6.5 現(xiàn)場(chǎng)可編程門(mén)陣列 7.6.6 PLD的編程 本章小結(jié) 習(xí)題7 第8章 脈沖波形的產(chǎn)生與整形 8.1 多諧振蕩器 8.1.1 環(huán)形振蕩器 8.1.2 對(duì)稱(chēng)式多諧振蕩器 8.1.3 石英晶體多諧振蕩器 8.2 單穩(wěn)態(tài)觸發(fā)器 8.2.1 積分型單穩(wěn)態(tài)觸發(fā)器 8.2.2 微分型單穩(wěn)態(tài)觸發(fā)器 8.2.3 單穩(wěn)態(tài)觸發(fā)器的應(yīng)用 8.3 施密特觸發(fā)器 8.3.1 電路原理 8.3.2 施密特觸發(fā)器的應(yīng)用 本章小結(jié) 習(xí)題8 第9章 數(shù) 模與模 數(shù)轉(zhuǎn)換電路 9.1 概述 9.2 數(shù) 模轉(zhuǎn)換器 9.2.1 權(quán)電阻網(wǎng)絡(luò)D A轉(zhuǎn)換器 9.2.2 倒T形電阻網(wǎng)絡(luò)D A轉(zhuǎn)換器 9.3 模 數(shù)轉(zhuǎn)換器 9.3.1 模 數(shù)轉(zhuǎn)換的基本原理 9.3.2 直接A D轉(zhuǎn)換器 9.3.3 間接A D轉(zhuǎn)換器 本章小結(jié) 習(xí)題9 附錄A 晶體管和液晶顯示器基礎(chǔ) 附錄B 邏輯門(mén)的符號(hào) 參考文獻(xiàn)

章節(jié)摘錄

版權(quán)頁(yè)：   插圖：   1.5.1 邏輯函數(shù)的表示方法 如果以邏輯變量作為輸入，以邏輯運(yùn)算結(jié)果作為輸出，那么當(dāng)輸入變量的取值確定后，輸出的取值便隨之而定。輸入與輸出之間就是一種函數(shù)關(guān)系，稱(chēng)為邏輯函數(shù)。寫(xiě)作： Y=F（A，B，C，…） 由于邏輯變量的取值只有0和1兩種，邏輯運(yùn)算結(jié)果也只有0和1兩種可能，因此邏輯函數(shù)是二值函數(shù)。 任何一個(gè)具體的因果關(guān)系都可以用一個(gè)邏輯函數(shù)來(lái)描述。常用的邏輯函數(shù)的表示方法有邏輯真值表、邏輯函數(shù)式、邏輯圖、卡諾圖、波形圖和硬件描述語(yǔ)言等。各種表示方法可以相互轉(zhuǎn)換。 1.邏輯真值表 將輸入變量的所有可能的取值下對(duì)應(yīng)的輸出值都找出來(lái)列成表格，就得到該邏輯函數(shù)的真值表（Truth Table）。N個(gè)變量的真值表有2N行。真值表唯一地表示了一個(gè)邏輯函數(shù)。如果兩個(gè)邏輯函數(shù)的真值表相同，則這兩個(gè)邏輯函數(shù)相等。 真值表的特點(diǎn)是直觀明了，可以直接看出輸出邏輯函數(shù)與輸入變量之間的邏輯關(guān)系，把一個(gè)實(shí)際問(wèn)題抽象成數(shù)學(xué)函數(shù)時(shí)最方便。但是，當(dāng)變量比較多時(shí)顯得過(guò)于煩瑣，也不能用公式定理進(jìn)行運(yùn)算。 2.邏輯函數(shù)式 把輸出邏輯函數(shù)與輸入變量之間的邏輯關(guān)系寫(xiě)成與、或、非等運(yùn)算的組合形式，就得到了邏輯函數(shù)表達(dá)式（Logic Expression）。 邏輯函數(shù)式的特點(diǎn)是簡(jiǎn)潔方便，便于用公式定理進(jìn)行運(yùn)算變換。但是，當(dāng)邏輯函數(shù)比較復(fù)雜時(shí)，難以直接從變量取值看出邏輯函數(shù)的值。 3.邏輯圖 根據(jù)邏輯函數(shù)表達(dá)式將邏輯函數(shù)用相應(yīng)的圖形符號(hào)畫(huà)成圖，就得到邏輯圖（LogicDiagram）。邏輯圖是制作數(shù)字電路的依據(jù)。 4.卡諾圖 卡諾圖（Karnaugh map）是一種用方格圖形表示邏輯函數(shù)的方法。將n變量的全部最小項(xiàng)各用一個(gè)小方塊表示，并將具有邏輯相鄰性的最小項(xiàng)在幾何位置上也相鄰地排列起來(lái)，所得到的圖形稱(chēng)為n變量的卡諾圖。 卡諾圖與真值表完全對(duì)應(yīng)，是化簡(jiǎn)不超過(guò)5個(gè)邏輯變量的邏輯函數(shù)的最常用、最方便的數(shù)學(xué)工具。 5.波形圖 波形圖（Waveform Diagram）是用高、低電平表示輸入邏輯變量不同取值與其輸出邏輯函數(shù)值之問(wèn)關(guān)系的圖形方法。波形圖用直觀的圖形表示出抽象的邏輯關(guān)系，能夠表現(xiàn)輸m與輸入在時(shí)間序列上的變化關(guān)系。 6.硬件描述語(yǔ)言 EDA技術(shù)的發(fā)展推動(dòng)了在數(shù)字邏輯設(shè)計(jì)中應(yīng)用形式語(yǔ)言描述邏輯關(guān)系、數(shù)字系統(tǒng)的功能和結(jié)構(gòu)。硬件描述語(yǔ)言（Hardware Description Language）的成熟使VLSI、微處理器和數(shù)字系統(tǒng)設(shè)計(jì)的“硬件設(shè)計(jì)軟件化”成為現(xiàn)實(shí)。目前應(yīng)用較多的硬件描述語(yǔ)言有VHDL、Verilog等。

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