數(shù)字邏輯電路設(shè)計學(xué)習(xí)指導(dǎo)與實(shí)驗教程

內(nèi)容概要

　　從學(xué)生課程內(nèi)容的學(xué)習(xí)和提高實(shí)驗技能的角度出發(fā)，《高等院校計算機(jī)實(shí)驗與實(shí)踐系列示范教材：數(shù)字邏輯電路設(shè)計學(xué)習(xí)指導(dǎo)與實(shí)驗教程》分為兩部分：第一部分是學(xué)習(xí)指導(dǎo)，根據(jù)鮑可進(jìn)主編的《數(shù)字邏輯電路設(shè)計》教材的內(nèi)容，主要從課程的要點(diǎn)指導(dǎo)、例題精講、習(xí)題參考答案3個方面對每一章的重點(diǎn)內(nèi)容進(jìn)行概括和總結(jié)，方便學(xué)生學(xué)習(xí)；第二部分是實(shí)驗教程，主要介紹數(shù)字邏輯電路設(shè)計課程實(shí)驗涉及的相關(guān)內(nèi)容，如eda技術(shù)的基本概念、開發(fā)方法，vhdl語言的主要語法，quartus ii開發(fā)工具，以提高學(xué)生實(shí)際動手能力和工程設(shè)計能力。精心選擇了若干個基礎(chǔ)實(shí)驗和綜合設(shè)計性實(shí)驗，實(shí)驗具有一定的層次性、綜合性、設(shè)計性、實(shí)用性和趣味性，能夠引起學(xué)生的學(xué)習(xí)興趣，激發(fā)他們內(nèi)在的學(xué)習(xí)動力?！　　稊?shù)字邏輯電路設(shè)計學(xué)習(xí)指導(dǎo)與實(shí)驗教程》可作為高等院校電子信息、通信工程、計算機(jī)科學(xué)與技術(shù)、軟件工程、網(wǎng)絡(luò)工程、自動化等電氣信息類專業(yè)數(shù)字邏輯電路設(shè)計課程和eda技術(shù)課程的實(shí)驗教學(xué)用書，同時也可作為高等院校相關(guān)專業(yè)的教學(xué)參考書。

書籍目錄

第一部分學(xué)習(xí)指導(dǎo) 第1章數(shù)字系統(tǒng)與綿碼 1.1要點(diǎn)指導(dǎo) 1.2例題精講 1.3習(xí)題參考答案 第2章門電路 2.1要點(diǎn)指導(dǎo) 2.2例題精講 2.3習(xí)題參考答案 第3章組合邏輯的分析與設(shè)計 3.1要點(diǎn)指導(dǎo) 3.2例題精講 3.3習(xí)題參考答案 第4章觸發(fā)器 4.1要點(diǎn)指導(dǎo) 4.2例題精講 4.3習(xí)題參考答案 第5章時序邏輯的分析與設(shè)計 5.1要點(diǎn)指導(dǎo) 5.2例題精講 5.3習(xí)題參考答案 第6章 集成電路的邏輯設(shè)計與可編程邏輯器件 6.1要點(diǎn)指導(dǎo) 6.2例題精講 6.3習(xí)題參考答案 第二部分實(shí)驗教程 第7章EDA概述 7.1 EDA技術(shù)及其發(fā)展 7.2 EDA技術(shù)設(shè)計流程 7.3 EDA技術(shù)的設(shè)計方法 7.4常用的EDA工具 7.5可編程邏輯器件 7.6 EDA技術(shù)的學(xué)習(xí) 第8章VHDL語言概述 8.1常用硬件描述語言簡介 8.2 VHDL語言要素 8.2.1 VHDL文字規(guī)則 8.2.2 VHDL數(shù)據(jù)對象 8.2.3 VHDL數(shù)據(jù)類型 8.2.4 VHDL運(yùn)算符 8.3 VHDL程序基本結(jié)構(gòu) 8.3.1庫 8.3.2程序包 8.3.3實(shí)體 8.3.4結(jié)構(gòu)體 8.3.5配置 8.4 VHDL的基本語句 8.4.1順序語句 8.4.2并行語句 8.4.3其他語句 第9章QuartusⅡ基本使用方法 9.1 QuartusⅡ設(shè)計流程 9.2文本輸人的設(shè)計過程 9.3原理圖輸入的設(shè)計過程 第10章數(shù)字邏輯電路設(shè)計基礎(chǔ)實(shí)驗 10.1實(shí)驗方式與總體要求 10.1.1實(shí)驗方式 10.1.2實(shí)驗總體要求 10.1.3實(shí)驗儀器設(shè)備 10.2基礎(chǔ)實(shí)驗 10.2.1驗證半加器、全加器 10.2.2四位全加器的設(shè)計 10.2.3編碼器電路的設(shè)計 10.2.4譯碼器電路的設(shè)計 10.2.5七人表決器電路的設(shè)計 10.2.6四人搶答器的設(shè)計 10.2.7 BCD—七段碼顯示譯碼器的設(shè)計 10.2.8多路選擇器的設(shè)計 10.2.9寄存器的設(shè)計 10.2.10分頻器的設(shè)計 10.2.11 74LS160計數(shù)器的設(shè)計 10.2.12八位七段數(shù)碼管動態(tài)顯示電路的設(shè)計 10.2.13簡單狀態(tài)機(jī)的設(shè)計 10.2.14序列檢測器的設(shè)計 10.2.15簡易數(shù)字鐘的設(shè)計 第11章數(shù)字邏輯電路設(shè)計綜合設(shè)計性實(shí)驗 11.1 多功能數(shù)字鐘的設(shè)計 11.2出租車計費(fèi)器的設(shè)計 11.3交通燈控制器的設(shè)計 11.4電梯控制器的設(shè)計 11.5數(shù)字密碼鎖的設(shè)計 附錄A實(shí)驗開發(fā)系統(tǒng)介紹（EDA EPIC12） 附錄B系統(tǒng)板上資源模塊與FPGA的管腳連接表 附錄C核心板上資源模塊與FPGA的管腳連接表

章節(jié)摘錄

版權(quán)頁：   插圖：   3.PORT端口說明 端口為設(shè)計實(shí)體和其外部環(huán)境提供動態(tài)通信的通道，是對基本設(shè)計單元與外部接口的描述，其功能相當(dāng)于電路圖符號的外部引腳。端口可以被賦值，也可以當(dāng)做邏輯變量用在邏輯表達(dá)式中。端口說明語句是對實(shí)體與外部電路接口的描述，也可以是對外部信號的輸入輸出端口模式及其數(shù)據(jù)類型的描述。實(shí)體端口說明的一般書寫格式如下： PORT（端口名：端口模式 數(shù)據(jù)類型； {端口名：端口模式 數(shù)據(jù)類型}）， 其中，端口名是設(shè)計者為實(shí)體外部引腳定義的名稱，一般由幾個英文字母組成；端口模式是指數(shù)據(jù)流動方式，即定義引腳是輸入還是輸出；數(shù)據(jù)類型是指端口上流動的數(shù)據(jù)的表達(dá)格式。由于VHDL是一種強(qiáng)類型語言，它對語句中的所有操作數(shù)的數(shù)據(jù)類型都有嚴(yán)格的規(guī)定。一個實(shí)體通常有一個或多個端口，端口類似于原理圖部件符號上的管腳。實(shí)體與外界交流的信息必須通過端口通道流入或流出。 常用的端口模式有4種：輸入（IN），允許信號進(jìn)入實(shí)體；輸出（OUT），只允許信號離開實(shí)體；緩沖（BuFFER），允許信號輸出到實(shí)體外部，但同時也可以在實(shí)體內(nèi)部引用該端口的信號；雙向（INOUT），允許信號雙向傳輸（既可以進(jìn)入實(shí)體，也可以離開實(shí)體），雙向模式端口允許引入內(nèi)部反饋，可代替IN、OUT、BUFFER，是一個完備的端口模式。在VHDL設(shè)計中，通常將輸入信號端口制定為輸入模式，輸出信號端口制定為輸出模式，而雙向數(shù)據(jù)通信信號采用雙向端口模式。 注意：INOUT與BUFFER的區(qū)別在于，INOUT回讀的信號是外部輸入的，而BUFFER回讀的信號是由內(nèi)部產(chǎn)生、向外輸出的反饋信號。 數(shù)據(jù)類型指的是端口信號的類型，常用數(shù)據(jù)類型有BIT、BIT_VECTOR、STD_LOGIC、STD_LOGIC_VECTOR、INTEGER和BOOLEAN。 8.3.4 結(jié)構(gòu)體 結(jié)構(gòu)體（Architecture）是VHDL程序的核心，描述了實(shí)體的行為、元器件及內(nèi)部連接關(guān)系，定義了實(shí)體的功能。一個完整的結(jié)構(gòu)體由結(jié)構(gòu)體說明和結(jié)構(gòu)體功能描述兩個部分構(gòu)成。每一個實(shí)體可以有一個或多個結(jié)構(gòu)體，每個結(jié)構(gòu)體分別代表該實(shí)體功能的不同的實(shí)現(xiàn)方案，各個結(jié)構(gòu)體的地位是同等的，它們完整地實(shí)現(xiàn)了實(shí)體的行為，但同一結(jié)構(gòu)體不能為不同的實(shí)體所擁有。結(jié)構(gòu)體不能單獨(dú)存在，它必須有一個實(shí)體。對于具有多個結(jié)構(gòu)體的實(shí)體，必須用CONFIGURATION配置語句指明用于綜合的結(jié)構(gòu)體和用于仿真的結(jié)構(gòu)體，即在綜合后的可映射于硬件電路的設(shè)計實(shí)體中，一個實(shí)體只對應(yīng)一個結(jié)構(gòu)體。在電路中，如果實(shí)體代表一個器件符號，則結(jié)構(gòu)體描述了這個符號的內(nèi)部行為。

編輯推薦

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