數(shù)字邏輯電路基礎(chǔ)與計算機系統(tǒng)集成技術(shù)

內(nèi)容概要

　　《數(shù)字邏輯電路基礎(chǔ)與計算機系統(tǒng)集成技術(shù)》是以eda技術(shù)研究為出發(fā)點，專門針對計算機科學與技術(shù)專業(yè)而編寫的硬件技術(shù)基礎(chǔ)教程。與以往的數(shù)字電路教材不同，《數(shù)字邏輯電路基礎(chǔ)與計算機系統(tǒng)集成技術(shù)》重點體現(xiàn)“軟件設(shè)計實現(xiàn)硬件技術(shù)”的理念，除了在傳統(tǒng)基礎(chǔ)上利用真值表、狀態(tài)圖、卡諾圖化簡進行組合邏輯電路、時序邏輯電路設(shè)計外，還專門介紹了quartusⅱ9．1開發(fā)環(huán)境和硬件設(shè)計語言verilog
hdl，并使用verilog
hdl語言實現(xiàn)組合電路設(shè)計、同步，異步時序電路設(shè)計，芯片擴展應(yīng)用，pld設(shè)計，接口電路設(shè)計，數(shù)字系統(tǒng)fpga項目設(shè)計及簡單微處理器設(shè)計等，其他內(nèi)容還包括邏輯門實現(xiàn)、組合邏輯電路和時序邏輯電路分析、存儲器設(shè)計與擴展、脈沖發(fā)生器設(shè)計、a／d和d／a轉(zhuǎn)換電路、數(shù)字系統(tǒng)設(shè)計等。在設(shè)計分析中，能夠把設(shè)計的電路芯片與計算機系統(tǒng)有機地結(jié)合起來。
　　《數(shù)字邏輯電路基礎(chǔ)與計算機系統(tǒng)集成技術(shù)》可作為高等院校本科生的教材，還可作為技術(shù)開發(fā)人員的參考資料。

書籍目錄

第1章 數(shù)字邏輯基礎(chǔ)
1.1 電路引入二進制、芯片及集成概念
1.2 數(shù)制與數(shù)制轉(zhuǎn)換
1.2.1 計算機中常用進位計數(shù)制
1.2.2 數(shù)制轉(zhuǎn)換
1.2.3 二進制算術(shù)運算
1.3 計算機中常用編碼
1.3.1 二-十進制編碼
1.3.2 格雷碼
1.3.3 asch碼
1.4 邏輯運算與邏輯代數(shù)
1.4.1 3種基本邏輯運算
1.4.2 邏輯函數(shù)及其表示方法
1.4.3 邏輯代數(shù)
1.5 邏輯代數(shù)的卡諾圖化簡法
1.5.1 最小項的定義及其性質(zhì)
1.5.2 邏輯函數(shù)的最小項表達式
1.5.3 用卡諾圖表示邏輯函數(shù)
1.5.4 用卡諾圖化簡邏輯函數(shù)
第2章 硬件描述語言verilog hdl與編輯環(huán)境quartusⅱ
2.1 硬件描述語言verilog hdl設(shè)計方法學簡介
2.1.1 verilog的基本語法規(guī)則
2.1.2 變量及數(shù)據(jù)類型
2.1.3 運算符和表達式
2.1.4 語句
2.2 verilog hdl建模
2.2.1 verilog hdl程序的基本結(jié)構(gòu)
2.2.2 結(jié)構(gòu)建模
2.2.3 數(shù)據(jù)流建模
2.2.4 行為建模
2.2.5 模塊調(diào)用
2.3 verilog hdl編譯環(huán)境quartusⅱ9.1
2.3.1 quartusⅱ9.1概述
2.3.2 quartusⅱ9.1原理圖設(shè)計方法
2.3.3 使用verilog hdl語言實現(xiàn)數(shù)字電路設(shè)計
2.3.4 波形仿真
第3章 邏輯門電路
3.1 半導體器件組成的門電路
3.1.1 半導體器件的開關(guān)特性
3.1.2 分立元件門電路
3.2 cmos門電路
3.2.1 cmos反相器
3.2.2 cmos邏輯門電路
3.2.3 cmos漏極開路門與三態(tài)門電路
3.2.4 cmos傳輸
3.3 ttl門電路
3.3.1 ttl反相器的基本電路
3.3.2 ttl邏輯門電路
3.3.3 ttl集電極開路門與三態(tài)門電路
第4章 組合邏輯電路
4.1 組合邏輯電路分析
4.2 組合邏輯電路設(shè)計
4.3 組合電路的競爭與冒險
4.3.1 冒險的分類與產(chǎn)生原因
4.3.2 冒險的判斷與消除方法
4.4 常用組合邏輯電路
4.4.1 編碼器
4.4.2 譯碼器
4.4.3 數(shù)據(jù)選擇器
4.4.4 比較器
4.4.5 算術(shù)運算電路
第5章 時序邏輯電路
5.1 時序邏輯電路基礎(chǔ)
5.1.1 觸發(fā)器
5.1.2 時序邏輯電路的描述
5.2 時序邏輯電路記憶單元——觸發(fā)器
5.2.1 rs觸發(fā)器
5.2.2 d觸發(fā)器
5.2.3 jk觸發(fā)器
5.2.4 t觸發(fā)器
5.2.5 用verilog語言設(shè)計觸發(fā)器
5.3 同步時序邏輯電路的分析與設(shè)計
5.3.1 同步時序邏輯電路的分析
5.3.2 同步時序邏輯電路的設(shè)計
5.4 異步時序電路的分析與設(shè)計
5.4.1 異步時序邏輯電路的分析
5.4.2 異步時序邏輯電路的設(shè)計
5.5 常用時序邏輯電路
5.5.1 寄存器
5.5.2 計數(shù)器
5.5.3 順序脈沖發(fā)生器
第6章 半導體存儲器與大規(guī)?？删幊踢壿嬈骷?br />6.1 隨機存儲器
6.1.1 sram
6.1.2 dram
6.2 只讀存儲器
6.2.1 掩膜只讀存儲器
6.2.2 可編程只讀存儲器
6.2.3 可擦除可編程只讀存儲器
6.2.4 可電擦可編程只讀存儲器
6.2.5 快閃存儲器
6.3 存儲器容量擴展
6.4 大規(guī)模可編程邏輯器件
6.4.1 可編程陣列邏輯器件
6.4.2 通用可編程陣列邏輯器件
6.4.3 復雜的可編程邏輯器件
6.4.4 現(xiàn)場可編程門陣列器件
第7章 脈沖波形的產(chǎn)生與整形
7.1 單穩(wěn)態(tài)觸發(fā)器
7.1.1 用門電路組成的單穩(wěn)態(tài)觸發(fā)器
7.1.2 集成單穩(wěn)態(tài)觸發(fā)器
7.2 施密特觸發(fā)器
7.2.1 用門電路組成的施密特觸發(fā)器
7.2.2 施密特觸發(fā)器的應(yīng)用
7.3 多諧振蕩器
7.3.1 用門電路組成的對稱式多諧振蕩器
7.3.2 用施密特觸發(fā)器組成的多諧振蕩器
7.3.3 石英晶體振蕩器
7.4 555定時器及應(yīng)用
7.4.1 555定時器
7.4.2 用555定時器組成的施密特觸發(fā)器
7.4.3 用555定時器組成的單穩(wěn)態(tài)觸發(fā)器
7.4.4 用555定時器組成的多諧振蕩器
第8章 接口電路設(shè)計技術(shù)
8.1 接口芯片設(shè)計
8.1.1 外部接口電路的設(shè)計分析
8.1.2 接口芯片設(shè)計
8.2 d／a轉(zhuǎn)換器
8.2.1 d／a轉(zhuǎn)換器的基本原理
8.2.2 權(quán)電阻網(wǎng)絡(luò)d／a轉(zhuǎn)換器
8.2.3 倒t形電阻網(wǎng)絡(luò)d／a轉(zhuǎn)換器
8.2.4 權(quán)電流型d／a轉(zhuǎn)換器
8.3 a／d轉(zhuǎn)換器
8.3.1 a／d轉(zhuǎn)換的基本原理
8.3.2 并聯(lián)比較型a／d轉(zhuǎn)換器
8.3.3 逐次漸近型a／d轉(zhuǎn)換器
8.3.4 雙積分型a／d轉(zhuǎn)換器
8.3.5 集成模數(shù)轉(zhuǎn)換器adc0801及其應(yīng)用
第9章 數(shù)字系統(tǒng)設(shè)計技術(shù)
9.1 數(shù)字系統(tǒng)設(shè)計概述
9.1.1 數(shù)字系統(tǒng)的基本組成
9.1.2 數(shù)字系統(tǒng)的實現(xiàn)方式
9.2 數(shù)字系統(tǒng)設(shè)計方法與描述
9.2.1 數(shù)字系統(tǒng)設(shè)計方法
9.2.2 數(shù)字系統(tǒng)設(shè)計描述
9.3 用asm圖和mds圖設(shè)計數(shù)字系統(tǒng)
9.3.1 設(shè)計數(shù)字系統(tǒng)的步驟
9.3.2 十字路口交通燈控制系統(tǒng)的設(shè)計
9.3.3 交通燈控制系統(tǒng)的verilog hdl描述
9.4 控制子系統(tǒng)的微程序控制器設(shè)計
9.4.1 概述
9.4.2 微程序控制器簡單設(shè)計
附錄a 74系列數(shù)字集成電路型號功能表
附錄b cmos系列數(shù)字集成電路型號功能表
附錄c 習題訓練與數(shù)字系統(tǒng)課程設(shè)計
c.1 定理與卡諾圖化簡
c.2 簡單verilog hdl建模
c.3 組合邏輯電路分析
c.4 組合電路設(shè)計
c.5 時序邏輯電路分析
c.6 時序邏輯電路設(shè)計
c.7 存儲器與pld設(shè)計
c.8 接口電路設(shè)計
c.9 數(shù)字系統(tǒng)綜合課程設(shè)計
參考文獻

章節(jié)摘錄

版權(quán)頁：   插圖：   9.2數(shù)字系統(tǒng)設(shè)計方法與描述 9.2.1 數(shù)字系統(tǒng)設(shè)計方法 數(shù)字系統(tǒng)的設(shè)計方法可分為兩大類：自底而上的設(shè)計方法和自頂而下的設(shè)計方法。 1.自底而上的設(shè)計方法 傳統(tǒng)的設(shè)計方法都是自底向上的，即首先確定可用的元器件，然后根據(jù)這些器件進行邏輯設(shè)計，完成各模塊后進行連接，最后形成系統(tǒng)。而后經(jīng)調(diào)試、測量觀察整個系統(tǒng)是否達到規(guī)定的性能指標。 這種方法的主要特點如下： （1）這種“自底而上”的設(shè)計方法常常受到設(shè)計者的經(jīng)驗及市場器件情況等因素限制，且沒有明顯的規(guī)律可循。 （2）系統(tǒng)測試在系統(tǒng)硬件完成后進行。如果發(fā)現(xiàn)系統(tǒng)設(shè)計需要修改，則需要重新制作電路板，重新購買器件，重新調(diào)試與修改設(shè)計。整個修改過程花費大量的時間與經(jīng)費。 （3）電路設(shè)計是原理圖設(shè)計方式，而原理圖設(shè)計的電路對于復雜系統(tǒng)的設(shè)計、閱讀、交流、修改、更新、保存都十分困難，不利于復雜系統(tǒng)的任務(wù)分解與綜合。 2。自頂而下的設(shè)計方法 基于EDA技術(shù)的所謂自頂而下的設(shè)計方法正好相反，它首先從系統(tǒng)設(shè)計人手，在頂層進行功能劃分和結(jié)構(gòu)設(shè)計，并在系統(tǒng)級采用仿真手段驗證設(shè)計的正確性，然后再逐級設(shè)計低層的結(jié)構(gòu)，實現(xiàn)設(shè)計、仿真、測試一體化。其方案的驗證與設(shè)計、電路與PCB設(shè)計、專用集成電路（Application Specific Integrated Circuit，ASIC）設(shè)計等都由電子系統(tǒng)設(shè)計師借助于EDA工具完成。自頂向下設(shè)計方法的特點表現(xiàn)在以下幾個方面： （1）基于PLD硬件和EDA工具支撐。 （2）采用逐級仿真技術(shù)，以便及早發(fā)現(xiàn)問題修改設(shè)計方案。 （3）基于網(wǎng)上設(shè)計技術(shù)使全球設(shè)計者設(shè)計成果共享，設(shè)計成果的再利用得到保證?，F(xiàn)代的電子應(yīng)用系統(tǒng)正向模塊化發(fā)展，或者說向軟硬核組合的方向發(fā)展。對以往成功的設(shè)計成果稍作修改、組合就能投入再利用，從而產(chǎn)生全新的或派生的設(shè)計模塊，同時還可以以一種IP核的方式進行存檔。 （4）由于采用的是結(jié)構(gòu)化開發(fā)手段，可實現(xiàn)多人多任務(wù)的并行工作方式，使復雜系統(tǒng)的設(shè)計規(guī)模和效率大幅度提高。 （5）在選擇器件的類型、規(guī)模、硬件結(jié)構(gòu)等方面具有更大的自由度。所謂分層次設(shè)計，是將設(shè)計層次分為5級，即印制系統(tǒng)級、寄存器傳輸級、門級、電路級和器件（板圖）級。其中，系統(tǒng)是最上一層，是最抽象的設(shè)計層次，它將電子系統(tǒng)看做由一些系統(tǒng)部件組成，而各部件之間的連接可以是抽象的，只要表達清楚系統(tǒng)的體系結(jié)構(gòu)、數(shù)據(jù)處理功能、算法等即可；寄存器傳輸級以具有內(nèi)部狀態(tài)的寄存器以及連接寄存器之間的邏輯單元作為部件，重點在于表達信號的運算、傳輸和狀態(tài)的轉(zhuǎn)移過程；門級設(shè)計也就是邏輯設(shè)計，它以電路或觸發(fā)器作為基本部件，表達各種邏輯關(guān)系；電路級設(shè)計可以看做分立的基本元件，具體表達電路在時域的伏安特性或頻域的響應(yīng)等性能；器件級又稱為板圖級，現(xiàn)代電路設(shè)計以板圖級設(shè)計作為最低層次。

編輯推薦

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