Altera FPGA工程師成長手冊

內(nèi)容概要

　　《Altera FPGA工程師成長手冊（8小時多媒體教學視頻）》以Altera公司的FPGA為例，由淺入深，全面、系統(tǒng)地詳細講述了基于可編程邏輯技術(shù)的設(shè)計方法。本書講解時穿插了大量典型實例，便于讀者理解和演練。另外，為了幫助讀者更好地學習，本書提供了配套語音教學視頻，請在清華大學出版社網(wǎng)站上搜索到本書頁面后查看下載方式?！　”緯婕懊鎻V，從基本的軟件使用到一般電路設(shè)計，再到NiosII軟核處理器的設(shè)計，幾乎涉及FPGA開發(fā)設(shè)計的所有知識。具體內(nèi)容包括：EDA開發(fā)概述、Altera QuartusII開發(fā)流程、Altera QuartusII開發(fā)向?qū)?、VHDL語言、基本邏輯電路設(shè)計、宏模塊、LPM函數(shù)應(yīng)用、基于FPGA的DSP開發(fā)設(shè)計、SOPC系統(tǒng)構(gòu)架、SOPC系統(tǒng)硬件開發(fā)、SOPC系統(tǒng)軟件開發(fā)、NiosII常用外設(shè)、Logic Lock優(yōu)化技術(shù)等?！　”緯m合學習FPGA開發(fā)設(shè)計的各個院校的本科學生閱讀，也適合各類使用FPGA進行開發(fā)的初級工程技術(shù)人員使用。

作者簡介

陳欣波，畢業(yè)于成都電子科技大學電路與系統(tǒng)專業(yè)，獲工學碩士學位。現(xiàn)任職于四川攀枝花學院電氣信息工程學院，從事電子信息工程專業(yè)的教學和科研工作。負責講授過《數(shù)字電路設(shè)計》、《數(shù)字信號處理》、《VHDL程序設(shè)計》、《CPLD/FPGA基礎(chǔ)》和《電子技術(shù)綜合實驗》等課程。參與輔導過大學生電子競賽，參與過多個大型項目的設(shè)計與開發(fā)。

書籍目錄

第1篇 fpga開發(fā)基礎(chǔ)  第1章 eda技術(shù)概述  1．1 eda技術(shù)及發(fā)展  1．1．1 何謂eda技術(shù)  1．1．2 基于大規(guī)模可編程邏輯器件的數(shù)字系統(tǒng)設(shè)計  1．2 可編程邏輯器件的發(fā)展簡介  1．2．1 邏輯設(shè)計基本流程  1．2．2 可編程邏輯器件pal  1．2．3 從pal到pld到復雜可編程邏輯器件cpld  1．2．4 從cpld到fpga的產(chǎn)生  1．2．5 在系統(tǒng)編程問題的解決  1．3 fpga系統(tǒng)結(jié)構(gòu)和資源  1．3．1 可編程邏輯單元（le）  1．3．2 可編程布線  1．3．3 可編程i/o  1．3．4 嵌入式存儲器ram  1．3．5 嵌入式乘法器  1．3．6 時鐘  1．3．7 鎖相環(huán)  1．3．8 fpga與cpld的對比  1．4 fpga的設(shè)計流程  1．5 altera公司fpga低成本器件—sycloneⅱ  1．5．1 主要特性  1．5．2 基于數(shù)字信號處理（dsp）應(yīng)用  1．5．3 專用外部存儲器接口  1．5．4 嵌入式鎖相環(huán)  1．5．5 單端i/o特性  1．5．6 差分i/o特性  1．5．7 自動crc檢測  1．5．8 支持nios ii嵌入式處理器  1．6 altera公司fpga高成本器件—stratix ⅲ器件  1．6．1 主要特性  1．6．2 體系架構(gòu)  1．6．3 trimatrix嵌入式存儲器  1．6．4 dsp塊  1．6．5 時鐘網(wǎng)絡(luò)和鎖相環(huán)  1．6．6 高速i/o信號和接口  1．6．7 設(shè)計安全性  1．7 小結(jié)  第2章 altera quartus ii軟件開發(fā)流程  2．1 quartus ii綜述  2．1．1 quartus ii軟件的特點  2．1．2 quartus ii設(shè)計軟件的流程和集成的工具  2．1．3 quartus ii軟件的用戶界面  2．2 設(shè)計輸入  2．2．1 建立工程  2．2．2 輸入方式  2．3 約束輸入  2．3．1 使用分配編輯器  2．3．2 使用引腳規(guī)劃器  2．3．3 使用settings對話框  2．4 綜合  2．4．1 使用quartus ii軟件集成的綜合工具  2．4．2 使用其他 eda 綜合工具  2．4．3 使用rtl查看器和狀態(tài)機查看器分析綜合結(jié)果  2．5 布局布線  2．5．1 設(shè)置fitter選項  2．5．2 設(shè)置物理綜合優(yōu)化選項  2．5．3 通過反標保留分配  2．6 仿真  2．6．1 quartus ii仿真器設(shè)置  2．6．2 建立用于仿真的波形文件  2．7 編程與配置  2．7．1 建立編程文件  2．7．2 器件編程和配置  2．8 小結(jié)  第3章 altera quartus ii軟件開發(fā)向?qū)? 3．1 模塊編輯及設(shè)計流程  3．1．1 原理圖輸入文件的建立  3．1．2 圖表模塊輸入  3．1．3 原理圖設(shè)計流程  3．1．4 波形仿真  3．1．5 引腳分配  3．1．6 下載驗證  3．1．7 quartus ii的幾個常用功能。  3．2 文本編輯及設(shè)計流程  3．2．1 建立文本文件  3．2．2 文本設(shè)計流程——建立新工程  3．2．3 文本設(shè)計流程——編譯工程  3．2．4 文本設(shè)計流程——建立矢量波形文件  3．2．5 文本設(shè)計流程——仿真波形  3．2．6文本設(shè)計流程——引腳分配及下載驗證  3．3 混合設(shè)計  3．3．1 建立計數(shù)器文件  3．3．2 建立七段譯碼顯示電路文件  3．3．2 設(shè)計流程  3．4 使用signal tap ii的實時測試  3．4．1 打開signal tap ii的編輯窗口  3．4．2 調(diào)入待測信號  3．4．3 設(shè)置signal tap ii參數(shù)  3．4．4 文件存盤  3．4．5 編譯選擇  3．4．6 啟動signal tap ii進行采樣分析  3．4．7 signal tap ii的其他設(shè)置和控制方法  3．5 小結(jié)  第4章 vhdl語言基礎(chǔ)  4．1 vhdl語言基本結(jié)構(gòu)  4．1．1 實體  4．1．2 結(jié)構(gòu)體  4．1．3 配置  4．1．4 庫  4．2 vhdl語言要素  4．2．1 vhdl文法規(guī)則  4．2．2 vhdl數(shù)據(jù)對象  4．2．3 數(shù)據(jù)類型  4．2．4 操作符  4．3 順序語句  4．3．1 賦值語句  4．3．2 if語句  4．3．3 case語句  4．3．4 loop語句  4．3．5 跳出循環(huán)的語句  4．3．6 return語句  4．4．7 null語句  4．4 并行語句  4．4．1 并行信號賦值語句  4．4．2 進程（process）語句  4．5 子程序  4．5．1 過程  4．5．2 函數(shù)  4．6 vhdl語言描述風格  4．6．1 行為描述  4．6．2 數(shù)據(jù)流描述  4．6．3 結(jié)構(gòu)化描述  4．7 小結(jié)  第5章 基本邏輯電路設(shè)計  5．1 組合邏輯電路設(shè)計  5．1．1 門電路設(shè)計  5．1．2 三態(tài)門及總線緩沖器設(shè)計  5．1．3 編碼器、譯碼器設(shè)計  5．1．4 多路數(shù)據(jù)選擇器和多路數(shù)據(jù)分配器設(shè)計  5．2 時序邏輯電路設(shè)計  5．2．1 觸發(fā)器設(shè)計  5．2．2 寄存器設(shè)計  5．2．2 計數(shù)器設(shè)計  5．3 有限狀態(tài)機電路設(shè)計  5．3．1 有限狀態(tài)機概述  5．3．2 有限狀態(tài)機的算法描述  5．3．3 有限狀態(tài)機的vhdl描述模式  5．4 設(shè)計實例：交通信號燈控制器設(shè)計  5．4．1 交通信號燈控制器設(shè)計要求  5．4．2 交通信號燈控制器的設(shè)計分析  5．5 小結(jié)  第2篇 fpga實例開發(fā)部分  第6章 宏模塊和lpm函數(shù)的應(yīng)用  6．1 存儲器模塊的用法  6．1．1 ram的使用  6．1．2 rom的建立過程  6．1．3 fifo的建立使用  6．2 乘法器和鎖相環(huán)的使用  6．2．1 乘法器的使用  6．2．2 鎖相環(huán)的使用  6．3 nco ip核的使用  6．4 基于宏模塊的設(shè)計實例  6．4．1 正弦波信號發(fā)生器的設(shè)計  6．4．2 流水線乘累加器的設(shè)計  6．5 小結(jié)  第7章 基于fpga的dsp開發(fā)設(shè)計  7．1 概述  7．2 dsp builder功能簡介與設(shè)計流程  7．2．1 dsp builder功能簡介  7．2．2 dsp builder設(shè)計流程  7．3 基于dsp builder技術(shù)的設(shè)計示例——調(diào)幅電路  7．3．1 在matlab/simulink中建立算法模型  7．3．2 準備工作  7．3．3 在新模型窗口中添加單元模塊  7．3．4 在simulink環(huán)境中仿真  7．3．5 在modelsim環(huán)境中進行功能仿真  7．3．6 在quartusⅱ環(huán)境中進行時序仿真  7．4 基于dsp builder的層次化設(shè)計——fir濾波器  7．4．1 fir濾波器的原理  7．4．2 建立系統(tǒng)設(shè)計模型  7．4．3 建立子系統(tǒng)的模型  7．4．4 在 simulink和modelsim中仿真  7．5 megacore function函數(shù)的使用  7．5．1 安裝megacore函數(shù)  7．5．2 使用megacore函數(shù)的設(shè)計流程  7．5．3 使用megacore函數(shù)設(shè)計fir濾波器  7．6 小結(jié)  第3篇 fpga高級應(yīng)用部分  第8章 sopc技術(shù)開發(fā)概述  8．1 sopc的概念  8．2 sopc系統(tǒng)的核心——nios ii處理器  8．3 sopc系統(tǒng)開發(fā)流程  8．3．1 sopc builder的設(shè)計流程  8．3．2 sopc的設(shè)計階段  8．4 sopc系統(tǒng)開發(fā)環(huán)境  8．5 小結(jié)  第9章 sopc系統(tǒng)構(gòu)架  9．1 nios ⅱ處理器體系結(jié)構(gòu)  9．1．1 nios ii的內(nèi)部寄存器  9．1．2 nios ii存儲器與i/o組織  9．2 nios ii的異常處理  9．2．1．硬件中斷  9．2．2．軟件異常  9．2．3．nios ii的異常處理流程  9．3 算術(shù)邏輯單元和復位信號  9．3．1．算術(shù)邏輯單元  9．3．2 復位信號  9．4 jtag調(diào)試模塊  9．5 avalon總線  9．5．1 avalon互聯(lián)規(guī)范  9．5．2 avalon總線的概念  9．5．3 avalon總線信號  9．5．4 avalon的中斷與復位信號  9．5．5 avalon總線傳輸  9．6 小結(jié)  第10章 soc系統(tǒng)硬件開發(fā)  10．1 數(shù)字鐘的設(shè)計要求  10．2 硬件開發(fā)流程  10．3 創(chuàng)建quartus ii工程  10．3．1 創(chuàng)建quartus ii工程  10．3．2 創(chuàng)建頂層實體文件  10．4 創(chuàng)建nios ii系統(tǒng)模塊  10．4．1 創(chuàng)建新系統(tǒng)  10．4．2 加入nios ii處理器  10．4．3 加入外圍模塊  10．4．4 分配系統(tǒng)各ip模塊的地址和中斷號分配、niosⅱ系統(tǒng)配置  10．4．5 生成nios ii并添加到工程中  10．4．6 建立鎖相環(huán)pll模塊  10．5 編譯和下載  10．5．1 引腳分配  10．5．2 配置工程  10．5．3 編譯設(shè)計  10．5．4 程序配置下載  10．6 小結(jié)  第11章 sopc系統(tǒng)軟件開發(fā)  11．1 nios ii ide 簡介  11．1．1 nios ii ide的功能模塊  11．1．2 niosii ide開發(fā)流程  11．2 基于niosⅱide軟件示例——數(shù)字鐘軟件  11．2．1 建立軟件工程  11．2．2 編譯工程  11．2．3 運行  11．3 數(shù)字鐘的程序設(shè)計  11．4 hal系統(tǒng)庫  11．4．1 hal簡述  11．4．2 目前提供的主要hal資源  11．5 使用hal開發(fā)應(yīng)用程序  11．6 小結(jié)  第12章 nios ii常用外設(shè)使用  12．1 并行輸入輸出內(nèi)核（pio）  12．1．1 pio內(nèi)核簡介  12．1．2 pio內(nèi)核的配置  12．1．3 pio內(nèi)核的c語言編程  12．2 定時器的使用  12．2．1 內(nèi)核定時器簡介  12．2．2 定時器內(nèi)核的配置  12．2．3 定時器內(nèi)核的c語言編程  12．3 flash接口控制器的使用  12．3．1 flash接口控制器簡介  12．3．2 cfi控制器的配置  12．3．3 cfi控制器的c語言編程  12．4 sdram控制器的使用  12．4．1 sdram控制器內(nèi)核概述  12．4．2 sdram內(nèi)核配置  12．4．3 軟件編程  12．5 uart的使用  12．5．1 uart內(nèi)核簡介  12．5．2 uart內(nèi)核的寄存器  12．5．3 uart內(nèi)核配置  12．5．4 軟件編程  12．6 小結(jié)  第13章 logiclock優(yōu)化技術(shù)  13．1 logiclock優(yōu)化技術(shù)簡介  13．1．1 logiclock 設(shè)計方法目標  13．1．2 logiclock的區(qū)域  13．1．3 鎖定區(qū)域的基本方式  13．1．4 logiclock技術(shù)的應(yīng)用流程  13．2 為應(yīng)用logiclock技術(shù)準備的具體實例  13．2．1 數(shù)字濾波器結(jié)構(gòu)及其vhdl描述  13．2．2 濾波器設(shè)計和結(jié)果  13．3 logiclock優(yōu)化設(shè)計——底層模塊設(shè)計  13．3．1 建立底層模塊工程  13．3．2 建立父區(qū)域  13．3．3 定義邏輯鎖定子區(qū)域  13．3．4 將設(shè)計實體移至鎖定區(qū)域  13．3．5 編譯優(yōu)化鎖定后的filter模塊  13．3．6 輸出邏輯鎖定后的vqm文件  13．4 logiclock優(yōu)化設(shè)計——頂層設(shè)計  13．4．1 建立頂層工程  13．4．2 將vqm文件加到頂層工程中  13．4．3 導入logiclock約束  13．5 小結(jié)  第14章 數(shù)字系統(tǒng)設(shè)計實例——電子樂器  14．1 電子樂器的設(shè)計  14．1．1 設(shè)計要求  14．1．2 設(shè)計原理  14．1．3 樂曲硬件演奏電路的層次化設(shè)計方案  14．2 fft設(shè)計  14．2．1 fft的原理  14．2．2 基于dsp builder設(shè)計fft的方法  14．3 sd卡驅(qū)動的設(shè)計  14．3．1 sd卡和spi內(nèi)核簡介  14．3．2 sd卡與fpga接口電路  14．3．3 硬件系統(tǒng)的sopc設(shè)計  14．3．4 系統(tǒng)軟件設(shè)計  14．4 小結(jié)

章節(jié)摘錄

版權(quán)頁：   插圖：   第1章 EDA技術(shù)概述 當今數(shù)字電子技術(shù)得到了飛速發(fā)展，有力地推動和促進了社會生產(chǎn)力和社會信息化的提高。數(shù)字電子技術(shù)逐步滲透到人類生活的各個領(lǐng)域。從消費電子產(chǎn)品、工業(yè)自動化設(shè)備到航天技術(shù)都能看到數(shù)字電子技術(shù)的身影。在技術(shù)發(fā)展的同時，電子產(chǎn)品的設(shè)計方式也發(fā)生了巨大的改變，采用EDA（電子設(shè)計自動化）技術(shù)成為數(shù)字電子設(shè)計的主要方式。 1．1 EDA技術(shù)及發(fā)展 數(shù)字電子技術(shù)工程師現(xiàn)在正面臨著前所未有的挑戰(zhàn)。一方面，電子公司要求工程師在更短的時間里，使用更少的資源來設(shè)計新產(chǎn)品，而且性能要比競爭產(chǎn)品好。另一方面，技術(shù)變化非?？欤煌目蛻粲型耆煌男枨?，要求有更具個性化的產(chǎn)品。因此，EDA技術(shù)應(yīng)運而生，成為解決以上“所有”問題的很好的技術(shù)選擇。 1．1．1 何謂EDA技術(shù) EDA技術(shù)是一門迅速發(fā)展的新技術(shù)。它以大規(guī)?？删幊踢壿嬈骷樵O(shè)計載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達方式，以計算機、大規(guī)模可編程邏輯器件的開發(fā)軟件及實驗開發(fā)系統(tǒng)為設(shè)計工具。它能用軟件的方式設(shè)計電子系統(tǒng)，自動完成硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，最后在特定的目標芯片中完成適配編譯、邏輯映射、編程下載等工作，形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒＠肊DA技術(shù)進行電子系統(tǒng)的設(shè)計具有以下幾個特點。 用軟件的方式設(shè)計硬件。 用軟件的方式設(shè)計的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動完成的。 設(shè)計過程中可用有關(guān)軟件進行各種仿真。 系統(tǒng)可現(xiàn)場編程，在線升級。 整個系統(tǒng)可集成在一個芯片上，體積小、功耗低、可靠性高。因此，EDA技術(shù)是現(xiàn)代電子設(shè)計的發(fā)展趨勢。 EDA技術(shù)是數(shù)字系統(tǒng)設(shè)計的核心技術(shù)，是電子類專業(yè)技術(shù)人員必須掌握的基本技能之一。目前的大規(guī)?？删幊踢壿嬈骷荂PLD（復雜可編程邏輯器件）和FPGA（可編程邏輯陣列）。 1．1．2 基于大規(guī)?？删幊踢壿嬈骷臄?shù)字系統(tǒng)設(shè)計 現(xiàn)代數(shù)字系統(tǒng)設(shè)計相當大一部分是基于大規(guī)?？删幊踢壿嬈骷?，這是因為基于大規(guī)?？删幊踢壿嬈骷脑O(shè)計擁有面市時間快、靈活性大、可定制解決方案、開發(fā)成本低和具有現(xiàn)場更新能力等優(yōu)點。工程師首先對系統(tǒng)或者設(shè)計進行構(gòu)思，然后在計算機上采用高級語言（Verilog HDL語言或者VHDL語言）來描述這一構(gòu)思，設(shè)計出軟件代碼。

媒體關(guān)注與評論

　　隨著電子技術(shù)的飛速發(fā)展，可編程邏輯技術(shù)FPGA的地位越來越重要，也有越來越多的人對FPGA技術(shù)感興趣。本書系統(tǒng)講解了FPGA涉及的相關(guān)技術(shù)，內(nèi)容由淺入深，論述簡單易懂，并提供了大量經(jīng)典設(shè)計實例，幫助讀者理解。讀者可結(jié)合電子技術(shù)論壇的FPGA分論壇進行交流，以獲得必要的幫助?！　　娮蛹夹g(shù)論壇（bbs.elecfans.com）

編輯推薦

《Altera FPGA工程師成長手冊》提供8小時多媒體教學視頻，“電子技術(shù)論壇”鼎力推薦，27個應(yīng)用實例、3個綜合案例，基于多年教學經(jīng)歷，合理安排理論知識和實踐內(nèi)容，按照學習的認知次序組織內(nèi)容，力求深入淺出，簡單易懂，涵蓋從基本邏輯電路設(shè)計到DSP模塊設(shè)計，再到基于軟核處理器的設(shè)計，列舉大量實例講解難于理解的內(nèi)容，并給出詳細說明和實現(xiàn)步驟，著力貫徹自頂向下的設(shè)計思路，培養(yǎng)層次化和模塊化的設(shè)計思想，給老師專門提供教學PPT。 《Altera FPGA工程師成長手冊》適合學習fpga開發(fā)設(shè)計的各個院校的本科學生閱讀，也適合各類使用fpga進行開發(fā)的初級工程技術(shù)人員使用。

名人推薦

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