Verilog數(shù)字系統(tǒng)設(shè)計(jì)與FPGA應(yīng)用

內(nèi)容概要

　　《21世紀(jì)高等學(xué)校規(guī)劃教材·電子信息：Verilog數(shù)字系統(tǒng)設(shè)計(jì)與FPGA應(yīng)用》按照Verilog數(shù)字系統(tǒng)設(shè)計(jì)的前端設(shè)計(jì)流程編寫，從Verilog HDL語(yǔ)言、HDL編碼指南、邏輯證到測(cè)試平臺(tái)，在此基礎(chǔ)上對(duì)當(dāng)前主流Altera FPGA/CPLD器件的應(yīng)用進(jìn)行介紹，并對(duì)片上可編程系統(tǒng)行深入探討。本書內(nèi)容由淺入深，循序漸進(jìn)，既容易入門，又能深入到集成電路設(shè)計(jì)領(lǐng)域?！　”緯勺鳛殡娮印⒂?jì)算機(jī)等信息類專業(yè)高年級(jí)本科生及研究生的教材，也可以作為集成電路設(shè)計(jì)FPGA開發(fā)工程師的技術(shù)參考書。

書籍目錄

第1章 緒論1.1 集成電路設(shè)計(jì)技術(shù)的發(fā)展1.2 Verilog HDL和VHDL1.2.1 Verilog HDL和VHDL的發(fā)展歷史1.2.2 Verilog HDL和VHDL的比較1.3 FPGA/CPLD簡(jiǎn)介1.3.1 可編程邏輯器件的發(fā)展歷史1.3.2 PAL/GAL1.3.3 CPLD1.3.4 FPGA1.3.5 CPLD與FPGA的區(qū)別1.3.6 SOPC習(xí)題1第2章 Verilog HDL基礎(chǔ)2.1 Verilog HDL的基本單元——模塊2.1.1 簡(jiǎn)單Verilog HDL程序?qū)嵗?.1.2 Verilog HDL程序的基本結(jié)構(gòu)2.1.3 邏輯功能描述2.2 Verilog HDL基本語(yǔ)法2.2.1 詞法規(guī)定2.2.2 常量及其表示2.2.3 變量的數(shù)據(jù)類型2.3 運(yùn)算符及表達(dá)式2.3.1 算術(shù)運(yùn)算符2.3.2 位運(yùn)算符2.3.3 縮位運(yùn)算符2.3.4 關(guān)系運(yùn)算符2.3.5 等式運(yùn)算符2.3.6 邏輯運(yùn)算符2.3.7 移位運(yùn)算符2.3.8 位拼接運(yùn)算符2.3.9 條件運(yùn)算符2.3.10 優(yōu)先級(jí)別2.4 過程語(yǔ)句2.4.1 initial語(yǔ)句2.4.2 always語(yǔ)句2.5 塊語(yǔ)句2.5.1 串行塊begin-end2.5.2 并行塊fork-join2.6 賦值語(yǔ)句2.6.1 連續(xù)賦值2.6.2 過程賦值2.7 條件語(yǔ)句2.7.1 if-else語(yǔ)句2.7.2 case語(yǔ)句2.7.3 條件的描述完備性2.8 循環(huán)語(yǔ)句2.8.1 forever語(yǔ)句2.8.2 repeat語(yǔ)句2.8.3 while語(yǔ)句2.8.4 for語(yǔ)句2.8.5 disable語(yǔ)句2.9 task和function說明語(yǔ)句2.9.1 task說明語(yǔ)句2.9.2 function說明語(yǔ)句2.9.3 task和function說明語(yǔ)句的不同點(diǎn)2.10 編譯向?qū)?.10.1 宏定義語(yǔ)句、define2.10.2 文件包含語(yǔ)句、include2.10.3 條件編譯命令、ifdef、else、endif2.10.4 時(shí)間尺度命令、timescale2.11 Verilog HDL設(shè)計(jì)舉例2.11.1 組合邏輯電路描述2.11.2 時(shí)序邏輯電路2.12小結(jié)習(xí)題2第3章 Verilog HDL常用的建模方式3.1 Verilog HDL常用的建模描述方式3.1.1 結(jié)構(gòu)化建模描述方式……第4章 有限狀態(tài)機(jī)設(shè)計(jì)第5章 Verilog代碼編寫風(fēng)格第6章 邏輯驗(yàn)證與測(cè)試平臺(tái)第7章 邏輯綜合與靜態(tài)時(shí)序分析第8章 Altera FPGA/CPLD器件及編程配置第9章 數(shù)字電路與系統(tǒng)的設(shè)計(jì)實(shí)例第10章 可編程片上系統(tǒng)附錄A 常用EDA軟件使用指南附錄B DE2介紹參考文獻(xiàn)

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