EDA原理及VHDL實(shí)現(xiàn)

內(nèi)容概要

　　《eda原理及vhdl實(shí)現(xiàn)》是為高等學(xué)校信息類和其他相關(guān)專業(yè)而編寫的教材。本書共分為14章，主要介紹了數(shù)字系統(tǒng)eda設(shè)計(jì)概論、可編程邏輯器件設(shè)計(jì)方法、vhdl語言基礎(chǔ)、數(shù)字邏輯單元設(shè)計(jì)、數(shù)字系統(tǒng)高級(jí)設(shè)計(jì)技術(shù)、基于hdl語言設(shè)計(jì)輸入、基于原理圖設(shè)計(jì)輸入、設(shè)計(jì)綜合和行為仿真、設(shè)計(jì)實(shí)現(xiàn)和時(shí)序仿真、設(shè)計(jì)下載和調(diào)試、數(shù)字時(shí)鐘設(shè)計(jì)及實(shí)現(xiàn)、通用異步接收發(fā)送器設(shè)計(jì)及實(shí)現(xiàn)、數(shù)字電壓表設(shè)計(jì)及實(shí)現(xiàn)、軟件處理器picoblaze的原理及應(yīng)用。
　　《eda原理及vhdl實(shí)現(xiàn)》根據(jù)數(shù)字系統(tǒng)eda課程的教學(xué)要求和筆者的實(shí)際教學(xué)實(shí)踐體會(huì)，系統(tǒng)地介紹了數(shù)字系統(tǒng)eda設(shè)計(jì)理論和方法，同時(shí)在書中給出了大量的設(shè)計(jì)實(shí)例，將理論和實(shí)踐相結(jié)合。
　　《eda原理及vhdl實(shí)現(xiàn)》可作為大學(xué)本科生和研究生教材，也可供從事xilinx可編程邏輯器件設(shè)計(jì)的設(shè)計(jì)人員參考使用，同時(shí)也可作為xilinx相關(guān)培訓(xùn)班的授課教材。

作者簡(jiǎn)介

　　何賓，從事數(shù)字系統(tǒng)EDA方面的本科生和研究生相關(guān)課程的教學(xué)和科研工作，并在多個(gè)省市進(jìn)行大學(xué)生電子設(shè)計(jì)競(jìng)賽FPGA專題方面的教師培訓(xùn)工作，在EDA教學(xué)和科研方面積累了豐富的經(jīng)驗(yàn)。曾出版相關(guān)圖書《EDA原理及應(yīng)用》、《EDA原理及應(yīng)用實(shí)驗(yàn)教程》、《片上可編程系統(tǒng)原理及應(yīng)用》、《FPGA數(shù)字信號(hào)處理實(shí)現(xiàn)原理及方法》、《Xilinx可編程邏輯器件設(shè)計(jì)技術(shù)詳解》、《數(shù)字與片上系統(tǒng)設(shè)計(jì)教程》、《EDA原理及Verilog實(shí)現(xiàn)》、《基于AXI4的可編程SOC系統(tǒng)設(shè)計(jì)》。

書籍目錄

第1章 數(shù)字系統(tǒng)eda設(shè)計(jì)概述
　1.1 數(shù)字系統(tǒng)eda技術(shù)的發(fā)展
　1.2 數(shù)字系統(tǒng)設(shè)計(jì)方法
　1.3 hdl語言
　習(xí)題
第2章 可編程邏輯器件設(shè)計(jì)方法
　2.1 可編程邏輯器件制造工藝
　2.2 可編程邏輯器件結(jié)構(gòu)
　2.3 xilinx可編程邏輯器件
　2.4 可編程邏輯器件的選擇原則
　習(xí)題
第3章 vhdl語言基礎(chǔ)
　3.1 vhdl程序結(jié)構(gòu)
　3.2 vhdl語言的描述風(fēng)格
　3.3 設(shè)計(jì)資源共享
　3.4 vhdl語言的文字規(guī)則
　3.5 vhdl語言的數(shù)據(jù)對(duì)象、類型和屬性
　3.6 vhdl語言的操作符
　3.7 vhdl語言的順序描述語句
　3.8 vhdl語言的并發(fā)描述語句
　3.9 vhdl元件聲明及例化語句
　3.10 vhdl文件操作
　習(xí)題
第4章 數(shù)字邏輯單元設(shè)計(jì)
　4.1 組合邏輯電路設(shè)計(jì)
　4.2 數(shù)據(jù)運(yùn)算單元設(shè)計(jì)
　4.3 時(shí)序邏輯電路設(shè)計(jì)
　4.4 存儲(chǔ)器設(shè)計(jì)
　4.5 有限自動(dòng)狀態(tài)機(jī)設(shè)計(jì)
　習(xí)題
第5章 數(shù)字系統(tǒng)高級(jí)設(shè)計(jì)技術(shù)
　5.1 vhdl高級(jí)設(shè)計(jì)技巧
　5.2 ip核設(shè)計(jì)技術(shù)
　習(xí)題
第6章 基于hdl語言設(shè)計(jì)輸入
　6.1 ise軟件開發(fā)平臺(tái)
　6.2 建立工程
　6.3 設(shè)計(jì)原理
　6.4 添加設(shè)計(jì)和檢查
　6.5 創(chuàng)建基于hdl語言的模塊
　6.6 ip核的生成和例化
　習(xí)題
第7章 基于原理圖設(shè)計(jì)輸入
　7.1 建立工程
　7.2 設(shè)計(jì)原理
　7.3 創(chuàng)建原理圖模塊
　習(xí)題
第8章 設(shè)計(jì)綜合和行為仿真
　8.1 設(shè)計(jì)綜合的實(shí)現(xiàn)
　8.2 行為仿真的實(shí)現(xiàn)
　習(xí)題
第9章 設(shè)計(jì)實(shí)現(xiàn)和時(shí)序仿真
　9.1 實(shí)現(xiàn)過程概述及約束
　9.2 設(shè)計(jì)實(shí)現(xiàn)過程
　9.3 設(shè)置實(shí)現(xiàn)屬性參數(shù)
　9.4 創(chuàng)建時(shí)序約束
　9.5 設(shè)計(jì)翻譯
　9.6 設(shè)計(jì)約束
　9.7 設(shè)計(jì)映射及時(shí)序分析
　9.8 布局布線驗(yàn)證
　9.9 時(shí)序仿真實(shí)現(xiàn)
　習(xí)題
第10章 設(shè)計(jì)下載和調(diào)試
　10.1 pld配置接口
　10.2 創(chuàng)建配置數(shù)據(jù)
　10.3 下載實(shí)現(xiàn)
　10.4 pld調(diào)試
　習(xí)題
第11章 數(shù)字時(shí)鐘設(shè)計(jì)及實(shí)現(xiàn)
　11.1 數(shù)字時(shí)鐘的功能要求和結(jié)構(gòu)
　11.2 模塊設(shè)計(jì)
　11.3 設(shè)計(jì)實(shí)現(xiàn)
　習(xí)題
第12章 通用異步接收／發(fā)送器設(shè)計(jì)及實(shí)現(xiàn)
　12.1 uart設(shè)計(jì)原理
　12.2 uart設(shè)計(jì)驗(yàn)證
　習(xí)題
第13章 數(shù)字電壓表設(shè)計(jì)及實(shí)現(xiàn)
　13.1 數(shù)字電壓表的功能要求和結(jié)構(gòu)
　13.2 模塊設(shè)計(jì)
　13.3 設(shè)計(jì)實(shí)現(xiàn)
　習(xí)題
第14章 軟核處理器picoblaze的原理及應(yīng)用
　14.1 片上可編程系統(tǒng)概述
　14.2 picoblaze微控制器的原理及結(jié)構(gòu)分析
　14.3 picoblaze微控制器指令集
　14.4 picoblaze微控制器匯編程序
　14.5 基于picoblaze微控制器的pwm控制
　習(xí)題

章節(jié)摘錄

版權(quán)頁：插圖：現(xiàn)在的FPGA設(shè)計(jì)規(guī)模巨大而且功能復(fù)雜，設(shè)計(jì)人員不可能從頭開始進(jìn)行設(shè)計(jì)?，F(xiàn)在采用的方式是，在設(shè)計(jì)中盡可能使用現(xiàn)有的功能模塊，當(dāng)沒有現(xiàn)成的模塊可以使用時(shí)，設(shè)計(jì)人員才需要自己花時(shí)間和精力設(shè)計(jì)新的模塊。EDA設(shè)計(jì)人員把這些現(xiàn)成的模塊通常稱為IP核。IP核的來源主要有前一個(gè)設(shè)計(jì)創(chuàng)建的模塊、FPGA生產(chǎn)廠商提供的模塊和第三方IP廠商提供的模塊。IP核是具有知識(shí)產(chǎn)權(quán)的集成電路芯核總稱，是經(jīng)過反復(fù)驗(yàn)證過的、具有特定功能的宏模塊，與芯片制造工藝無關(guān)，可以移植到不同的半導(dǎo)體工藝中。到了SoC階段，IP核設(shè)計(jì)已成為AsIc電路設(shè)計(jì)公司和FPGA供應(yīng)商非常重要的任務(wù)，所能提供的IP核的資源數(shù)目也體現(xiàn)著廠商的實(shí)力。對(duì)于FPGA開發(fā)軟件，其提供的IP核越豐富，用戶的設(shè)計(jì)就越方便，其市場(chǎng)占用率就越高。目前，IP核已經(jīng)成為系統(tǒng)設(shè)計(jì)的基本單元，并作為獨(dú)立設(shè)計(jì)成果被交換、轉(zhuǎn)讓和銷售。從IP核的提供方式上，通常將其分為軟核、硬核和固核3類。從完成IP核所花費(fèi)的成本來講，硬核代價(jià)最大；從使用靈活性來講，軟核的可復(fù)用性最高。1.軟核軟核在EDA設(shè)計(jì)領(lǐng)域指的是綜合之前的寄存器傳輸級(jí)（RTL）模型，具體在FPGA設(shè)計(jì)中指的是對(duì)電路的硬件語言描述，包括邏輯描述、網(wǎng)表和幫助文檔等。軟核只經(jīng)過功能仿真，需要經(jīng)過綜合以及布局布線才能使用。其優(yōu)點(diǎn)是靈活性高、可移植性強(qiáng)，允許用戶自配置；缺點(diǎn)是對(duì)模塊的預(yù)測(cè)性較低，在后續(xù)設(shè)計(jì)中存在發(fā)生錯(cuò)誤的可能性，有一定的設(shè)計(jì)風(fēng)險(xiǎn)。軟核是IP核應(yīng)用最廣泛的形式。2.固核固核在EDA設(shè)計(jì)領(lǐng)域指的是帶有平面規(guī)劃信息的網(wǎng)表，具體在FPGA設(shè)計(jì)中可以看做帶有布局規(guī)劃的軟核，通常以RTL代碼和對(duì)應(yīng)具體工藝網(wǎng)表的混合形式提供。將RTL描述結(jié)合具體標(biāo)準(zhǔn)單元庫(kù)進(jìn)行綜合優(yōu)化設(shè)計(jì)形成門級(jí)網(wǎng)表，再通過布局布線工具即可使用。和軟核相比，固核的設(shè)計(jì)靈活性稍差，但在可靠性上有較大提高。

編輯推薦

《EDA原理及VHDL實(shí)現(xiàn)》：現(xiàn)場(chǎng)可編程門陣列FPGA技術(shù)的不斷發(fā)展，使得其應(yīng)用領(lǐng)域越來越廣泛，從傳統(tǒng)的數(shù)字邏輯設(shè)計(jì)。擴(kuò)展到了數(shù)字信號(hào)處理和嵌入式系統(tǒng)應(yīng)用領(lǐng)域，并且仍在不斷擴(kuò)展，F(xiàn)PGA技術(shù)的不斷發(fā)展為信息技術(shù)的不斷發(fā)展和進(jìn)步提供了強(qiáng)大的動(dòng)力。系統(tǒng)掌握FPGA相關(guān)的設(shè)計(jì)技術(shù)，也成為對(duì)未來電子信息技術(shù)人才的必然要求。《EDA原理及VHDL實(shí)現(xiàn)》的編寫，秉承創(chuàng)新的理念，力圖從不同的角度來反映最新的FPGA發(fā)展趨勢(shì)，并將國(guó)外最新的教學(xué)案例和教學(xué)手段引入到《EDA原理及VHDL實(shí)現(xiàn)》中?！禘DA原理及VHDL實(shí)現(xiàn)》在介紹相關(guān)內(nèi)容的過程中，參考了美國(guó)Xilirlx公司的全球大學(xué)計(jì)劃教學(xué)資料和美國(guó)Digilerlt公司的國(guó)外教材，通過與廠商的密切合作，使得《EDA原理及VHDL實(shí)現(xiàn)》既能體現(xiàn)最新的技術(shù)發(fā)展，又便于教師教學(xué)和學(xué)生學(xué)習(xí)。

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