計(jì)算機(jī)原理與設(shè)計(jì)

內(nèi)容概要

李亞民教授長(zhǎng)期從事計(jì)算機(jī)原理和體系結(jié)構(gòu)的教學(xué)與研究，他的新書(shū)《計(jì)算機(jī)原理與設(shè)計(jì)--Verilog
HDL版》講述計(jì)算機(jī)原理、計(jì)算機(jī)設(shè)計(jì)以及如何用Verilog
HDL實(shí)現(xiàn)設(shè)計(jì)。主要內(nèi)容包括：計(jì)算機(jī)基礎(chǔ)知識(shí)及性能評(píng)價(jià)方法；數(shù)字電路及Verilog
HDL簡(jiǎn)介；計(jì)算機(jī)加、減、乘、除及開(kāi)方的各種算法(包括Wallace
Tree快速乘法器和Newton-Raphson及Goldschmidt除法和開(kāi)方算法)及其VerilogHDL實(shí)現(xiàn)；指令系統(tǒng)結(jié)構(gòu)和ALU及多端口寄存器堆的Verilog
HDL設(shè)計(jì)；單周期、多周期和流水線CPU的Verilog
HDL設(shè)計(jì)；精確中斷和異常處理及其電路實(shí)現(xiàn)；浮點(diǎn)算法及帶有浮點(diǎn)部件FPU的流水線 CPU的Verilog
HDL設(shè)計(jì)；多線程CPU的Verilog
HDL設(shè)計(jì)：存儲(chǔ)器、Cache和虛擬存儲(chǔ)器管理以及帶有Cache、TLB和FPU的CPU設(shè)計(jì)；多核CPU的Verilog
HDL設(shè)計(jì)；異步通信接口UART、PS/2鍵盤(pán)與鼠標(biāo)接口、視頻圖像陣列VGA接口、12C串行總線接口和PCI并行總線接口的Verilog
HDL設(shè)計(jì)；高性能計(jì)算機(jī)及互聯(lián)網(wǎng)絡(luò)設(shè)計(jì)。書(shū)中的Verilog
HDL源代碼基本上都附有功能仿真波形，以便加深對(duì)計(jì)算機(jī)原理的理解和對(duì)計(jì)算機(jī)設(shè)計(jì)方法的掌握。
 《計(jì)算機(jī)原理與設(shè)計(jì)--Verilog
HDL版》可用作高等院校計(jì)算機(jī)及信息專(zhuān)業(yè)本科生和研究生教材，也可供自學(xué)者閱讀。

書(shū)籍目錄

第1章  計(jì)算機(jī)基礎(chǔ)知識(shí)及性能評(píng)價(jià)
  1.1  計(jì)算機(jī)系統(tǒng)概述
    1.1.1  計(jì)算機(jī)系統(tǒng)的組成
    1.1.2  計(jì)算機(jī)發(fā)展簡(jiǎn)史
    1.1.3  計(jì)算機(jī)指令結(jié)構(gòu)
    1.1.4  CISC和RISC
    1.1.5  一些基本單位的意義
  1.2  計(jì)算機(jī)的基本結(jié)構(gòu)
    1.2.I  RISC CPU的基本結(jié)構(gòu)
    1.2.2  多線程CPU和多核CPU
    1.2.3  存儲(chǔ)層次和虛擬存儲(chǔ)器管理
    1.2.4  I/O接口和總線
  1.3  如何提高計(jì)算機(jī)的性能
    1.3.1  計(jì)算機(jī)性能和性能評(píng)價(jià)
    1.3.2  蹤跡驅(qū)動(dòng)模擬和執(zhí)行驅(qū)動(dòng)模擬
    1.3.3  高性能計(jì)算機(jī)和互聯(lián)網(wǎng)絡(luò)
  1.4  硬件描述語(yǔ)言
  1.5  習(xí)題
第2章  邏輯電路及Verilog HDL簡(jiǎn)介
  2.1  基本邏輯門(mén)和常用邏輯門(mén)
  2.2  用Verilog HDL實(shí)現(xiàn)基本的邏輯操作
  2.3  邏輯門(mén)的CMOS晶體管實(shí)現(xiàn)以及晶體管級(jí)的Verilog HDL
    2.3.1  CMOS反向器
    2.3.2  CMOS與非門(mén)和或非門(mén)
  2.4  四種風(fēng)格的Verilog HDL描述
    2.4.1  晶體管開(kāi)關(guān)級(jí)的Verilog HDL
    2.4.2  邏輯門(mén)級(jí)的Verilog HDL
    2.4.3  數(shù)據(jù)流風(fēng)格的Verilog HDL
    2.4.4  功能描述風(fēng)格的Verilog HDL
  2.5  常用的組合電路及其設(shè)計(jì)
    2.5.1  多路選擇器設(shè)計(jì)
    2.5.2  譯碼器設(shè)計(jì)
    2.5.3  32位移位器設(shè)計(jì)
  2.6  時(shí)序電路的設(shè)計(jì)方法
    2.6.1  D鎖存器
    2.6.2  D觸發(fā)器
    2.6.3  狀態(tài)轉(zhuǎn)移圖及時(shí)序電路設(shè)計(jì)
  2.7  習(xí)題
第3章  計(jì)算機(jī)算法及其Verilog HDL實(shí)現(xiàn)
  3.1  二進(jìn)制整數(shù)
    3.1.1  無(wú)符號(hào)二進(jìn)制整數(shù)
    3.1.2  補(bǔ)碼表示的帶符號(hào)二進(jìn)制整數(shù)
  3.2  加減法算法及Verilog HDL實(shí)現(xiàn)
    3.2.1  加法器和減法器設(shè)計(jì)
    3.2.2  先行進(jìn)位加法器設(shè)計(jì)
  3.3  乘法算法及Verilog HDL實(shí)現(xiàn)
    3.3.1  無(wú)符號(hào)數(shù)乘法器設(shè)計(jì)
    3.3.2  帶符號(hào)數(shù)乘法器設(shè)計(jì)
    3.3.3  無(wú)符號(hào)數(shù)Wallace樹(shù)型乘法器設(shè)計(jì)
    3.3.4  帶符號(hào)數(shù)Wallace樹(shù)型乘法器設(shè)計(jì)
  3.4  除法算法及Verilog HDL實(shí)現(xiàn)
    3.4.1  恢復(fù)余數(shù)除法器設(shè)計(jì)
    3.4.2  不恢復(fù)余數(shù)除法器設(shè)計(jì)
    3.4.3  帶符號(hào)數(shù)不恢復(fù)余數(shù)除法器設(shè)計(jì)
    3.4.4  Goldschmidt除法算法
    3.4.5  Newton-Raphson除法算法
  3.5  開(kāi)方算法及Verilog HDL實(shí)現(xiàn)
    3.5.1  恢復(fù)余數(shù)開(kāi)方算法
    3.5.2  不恢復(fù)余數(shù)開(kāi)方算法
    3.5.3  Goldschmidt開(kāi)方算法
    3.5.4  Newton-Raphson開(kāi)方算法
  3.6  習(xí)題
第4章  指令系統(tǒng)及ALU設(shè)計(jì)
  4.1  指令系統(tǒng)結(jié)構(gòu)
    4.1.1  操作數(shù)類(lèi)型
    4.1.2  數(shù)據(jù)在存儲(chǔ)器中的存放方法
    4.1.3  指令類(lèi)型
    4.1.4  指令結(jié)構(gòu)
    4.1.5  尋址方式
  4.2  MIPS指令格式和通用寄存器定義
  ……
第5章  單周期CPU及其Verilog HDL設(shè)計(jì)
第6章  異常和中斷處理及其電路實(shí)現(xiàn)
第7章  多周期CPU及其Verilog HDL設(shè)計(jì)
第8章  流水線CPU及其Verilog HDL設(shè)計(jì)
第9章  浮點(diǎn)算法及CPU Verilog HDL設(shè)計(jì)
第10章  帶有CPU的流水線CPU及其Verilog HDL設(shè)計(jì)
第11章  多線程CPU及其Verilog HDL設(shè)計(jì)
第12章  存儲(chǔ)器和虛擬存儲(chǔ)器管理
第13章  帶有cache及tlb和CPU的CPU設(shè)計(jì)
第14章  多核CPU及其Verilog HDL設(shè)計(jì)
第15章  輸入/輸出接口及設(shè)計(jì)
第16章  高性能計(jì)算機(jī)及互聯(lián)網(wǎng)絡(luò)設(shè)計(jì)
參考文獻(xiàn)
圖索引
表索引
術(shù)語(yǔ)索引

章節(jié)摘錄

版權(quán)頁(yè)：插圖：

編輯推薦

《計(jì)算機(jī)原理與設(shè)計(jì):Verilog HDL版》由清華大學(xué)出版社出版。

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