EDA原理及Verilog實現(xiàn)

前言

隨著半導(dǎo)體技術(shù)和數(shù)字化處理技術(shù)的飛速發(fā)展，以及新電子產(chǎn)品上市周期的縮短，基于可編程邏輯器件的復(fù)雜數(shù)字系統(tǒng)設(shè)計成為電子設(shè)計自動化技術(shù)EDA中一個重要的研究方向和應(yīng)用領(lǐng)域。采用可編程邏輯器件PLD比采用專用集成電路ASIC：和專用標準部件ADDP的成本低?；贓DA技術(shù)和可編程邏輯器件的數(shù)字系統(tǒng)設(shè)計技術(shù)，可極大地縮短系統(tǒng)設(shè)計周期，滿足市場對產(chǎn)品競爭力的要求。隨著可編程邏輯器件功能的日趨強大和相關(guān)設(shè)計軟件性能的不斷完善，基于EDA技術(shù)的設(shè)計方法越來越受到電子設(shè)計人員的重視，硬件描述語言HDL原理圖、IP核和網(wǎng)表等設(shè)計方法成為可編程邏輯器件設(shè)計中需要掌握的設(shè)計技術(shù)?？删幊踢壿嬈骷呀?jīng)從單純的數(shù)字邏輯設(shè)備發(fā)展到了片上可編程系統(tǒng)SOPC：階段，因此要求EIDA設(shè)計人員必須能夠?qū)崿F(xiàn)軟件和硬件的協(xié)同工作。本書力圖全面系統(tǒng)地介紹基于Xilinx可編程邏輯器件的設(shè)計原理和方法。通過系統(tǒng)介紹其設(shè)計原理和方法，使讀者能夠系統(tǒng)全面地掌握可編程邏輯器件的設(shè)計方法和技巧。本書主要包括以下幾個部分。EDA的設(shè)計導(dǎo)論部分，該部分主要介紹EDA技術(shù)的發(fā)展歷史、EDA技術(shù)所涉及的內(nèi)容、設(shè)計流程和HDL硬件描述語言概念。

內(nèi)容概要

本書是為高等學(xué)校信息類和其他相關(guān)專業(yè)編著的教材。本書共分為11章。主要介紹了EDA設(shè)計導(dǎo)論，可編程邏輯器件設(shè)計方法，Verilog HDL語言基礎(chǔ)，數(shù)字邏輯單元設(shè)計，Verilog HDL高級設(shè)計技術(shù)，基于HDL的設(shè)計輸入，基于原理圖的設(shè)計輸入，設(shè)計綜合和行為仿真，設(shè)計實現(xiàn)和時序仿真，設(shè)計下載和調(diào)試，數(shù)字系統(tǒng)設(shè)計實例?！　「鶕?jù)EDA課程的教學(xué)要求和實際的教學(xué)實踐的體會，本書不僅系統(tǒng)地介紹了EDA的設(shè)計理論，而且將理論和實踐相結(jié)合，給出了大量的設(shè)計實例，并反映了最新的EDA設(shè)計技術(shù)及發(fā)展趨勢。本書可作為大學(xué)本科生和研究生教材，也可作為從事Xilinx可編程邏輯器件設(shè)計的設(shè)計人員的參考用書，同時也可作為與Xilinx相關(guān)的培訓(xùn)教材。

書籍目錄

第1章 EDA設(shè)計導(dǎo)論　1.1 EDA技術(shù)綜述　　1.1.1 EDA技術(shù)發(fā)展歷史　　1.1.2 EDA技術(shù)含義　　1.1.3 EDA技術(shù)主要內(nèi)容　1.2 PLD設(shè)計方法學(xué)　　1.2.1 PLD設(shè)計概論　　1.2.2 PLD設(shè)計流程　　1.2.3 SOPC設(shè)計流程　1.3 HDL硬件描述語言　　1.3.1 HDL硬件描述語言概念　　1.3.2 HDL語言特點和比較　　1.3.3 HDL語言最新發(fā)展　習(xí)題第2章 可編程邏輯器件設(shè)計方法　2.1 可編程邏輯器件基礎(chǔ)　　2.1.1 可編程邏輯器件概述　　2.1.2 可編程邏輯器件的發(fā)展歷史　2.2 PLD芯片制造工藝　2.3 PLD芯片結(jié)構(gòu)　　2.3.1 CPLD原理及結(jié)構(gòu)　　2.3.2 FPGA原理及結(jié)構(gòu)　　2.3.3 CPLD和FPGA比較　　2.3.4 PLD選擇原則　2.4 Xilinx公司芯片簡介　　2.4.1 Xilinx CPLD芯片介紹　　2.4.2 Xilinx FPGA芯片介紹　　2.4.3 Xilinx PROM芯片介紹　習(xí)題第3章 Verilog HDL語言基礎(chǔ)　3.1 Verilog語言概述　　3.1.1 Verilog HDL語言發(fā)展歷史　　3.1.2 Verilog HDL硬件描述語言功能　3.2 Verilog程序結(jié)構(gòu)　　3.2.1 模塊聲明　　3.2.2 模塊端口定義　　3.2.3 信號類型聲明　　3.2.4 邏輯功能定義　3.3 Verilog語言要素　3.4 Verilog常量　　3.4.1 整數(shù)型常量　　3.4.2 實數(shù)型常量　　3.4.3 字符串常量　3.5 Verilog數(shù)據(jù)類型　　3.5.1 網(wǎng)絡(luò)和變量　　3.5.2 參數(shù)　　3.5.3 向量　3.6 Verilog名字空間　　3.7 Verilog語言表達式　　3.7.1 操作符　　3.7.2 延遲表達式　　3.7.3 表達式的位寬　　3.7.4 有符號表達式　3.8 Verilog行為描述語句　　3.8.1 過程語句　　3.8.2 語句塊　　3.8.3 賦值語句　　3.8.4 分支語句　　3.8.5 循環(huán)控制語句　3.9 Verilog門級描述語句　　3.9.1 內(nèi)置基本門級元件　　3.9.2 用戶自定義基本元件　3.10 Verilog生成語句及結(jié)構(gòu)　3.11 Verilog編譯指示語句　3.12 Verilog系統(tǒng)任務(wù)和函數(shù)　3.13 Verilog用戶定義任務(wù)和函數(shù)　　3.13.1 任務(wù)　　3.13.2 函數(shù)　3.14 Verilog語言模塊描述方式　　3.14.1 層次化設(shè)計方法　　3.14.2 模塊的行為級描述　　3.14.3 模塊的數(shù)據(jù)流描述　　3.14.4 模塊的結(jié)構(gòu)描述　習(xí)題第4章 數(shù)字邏輯單元設(shè)計第5章 Verilog HDL高級設(shè)計技術(shù)第6章 基于HDL的設(shè)計輸入第7章 基于原理圖的設(shè)計輸入第8章 設(shè)計綜合和行為仿真第9章 設(shè)計實現(xiàn)和時序仿真第10章 設(shè)計下載和調(diào)試第11章 數(shù)字系統(tǒng)設(shè)計實例附錄A XST支持的Verilog結(jié)構(gòu)附錄B XST支持的Verilog語句附錄C XST支持的Verilog系統(tǒng)任務(wù)和函數(shù)附錄D XST支持的Verilog原語附錄E XST支持的Verilog關(guān)鍵字參考文獻

章節(jié)摘錄

5.行為仿真行為仿真檢查綜合結(jié)果是否和原設(shè)計一致。在仿真時，把綜合生成的標準延時文件反標注到行為仿真模型中去，可估計門延時帶來的影響。但這一步驟不能估計線延時，因此和布線后的實際情況還有一定的差距，并不十分準確。目前的綜合工具較為成熟，對于一般的設(shè)計可以省略這一步，但如果在布局布線后發(fā)現(xiàn)電路結(jié)構(gòu)和設(shè)計意圖不符，則需要回溯到行為仿真來確認問題之所在。在功能仿真中介紹的軟件工具一般都支持行為仿真。6.實現(xiàn)實現(xiàn)是將綜合生成的邏輯網(wǎng)表配置到具體的FPGA芯片上，布局布線是其中最重要的過程。布局將邏輯網(wǎng)表中的硬件原語和底層單元合理地配置到芯片內(nèi)部的固有硬件結(jié)構(gòu)上，并且往往需要在速度最優(yōu)和面積最優(yōu)之間作出選擇。布線根據(jù)布局的拓撲結(jié)構(gòu)，利用芯片內(nèi)部的各種連線資源，合理正確地連接各個元件。目前，F(xiàn)PGA的結(jié)構(gòu)非常復(fù)雜，特別是在有時序約束條件時，需要利用時序驅(qū)動的引擎進行布局布線。布線結(jié)束后，軟件工具會自動生成報告，提供有關(guān)設(shè)計中各部分資源的使用情況。由于只有FPGA芯片生產(chǎn)商對芯片結(jié)構(gòu)最為了解，所以布局布線必須選擇芯片開發(fā)商提供的工具。7.時序仿真時序仿真，也稱為后仿真，是指將布局布線的延時信息反標注到設(shè)計網(wǎng)表中來檢測有無時序違規(guī)（即不滿足時序約束條件或器件固有的時序規(guī)則，如建立時間、保持時間等）現(xiàn)象。時序仿真包含的延遲信息最全，也最精確，能較好地反映芯片的實際工作情況。由于不同芯片的內(nèi)部延時不一樣，不同的布局布線方案也給延時帶來不同的影響。因此在布局布線后，通過對系統(tǒng)和各個模塊進行時序仿真，分析其時序關(guān)系，估計系統(tǒng)性能，以及檢查和消除競爭冒險是非常有必要的。在功能仿真中介紹的軟件工具一般都支持時序仿真。

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