數(shù)字邏輯設(shè)計

前言

　　數(shù)字邏輯是計算機、自動化和電子工程等專業(yè)的本科生核心課程之一，編寫本書的基本出發(fā)點是理論與實踐相結(jié)合，基本理論與新的設(shè)計方法相結(jié)合。這里所說的新的設(shè)計方法是指硬件描述語言（Hardware Desct iption LanglJage，HDL）和設(shè)計自動化工具（ElectronicDesign Automation，EDA）?！　≡跊]有先進(jìn)的EDA工具的條件下，只能依靠紙和筆進(jìn)行手工設(shè)計，費時費力效果差。使用EDA工具后局面將大為改觀，其主要優(yōu)點是：　?。?）設(shè)計者工作的重點是在理論的指導(dǎo)下對目標(biāo)電路作精確的描述，將煩瑣的細(xì)節(jié)工作交給EDA工具去做，有利于設(shè)計大規(guī)模的數(shù)字系統(tǒng)。　?。?）檢驗一個設(shè)計正確與否可以在EDA工具（模擬驗證）的幫助下完成，因而使設(shè)計者具備自我檢查的能力。　?。?）通過實踐完成一個特定的任務(wù)，必然印象深刻，并且這個設(shè)計不是紙面上的圖形和文字，而是可以提交給EDA工具、可直接被綜合為集成電路的設(shè)計。雖然學(xué)習(xí)EDA工具的使用方法以及學(xué)習(xí)VHDL都需要花費一定的時間和精力，但是這種付出和收獲相比，收獲將遠(yuǎn)大于付出。從教學(xué)改革的角度看，這種教學(xué)實踐實現(xiàn)了和國際接軌，學(xué)校教育和產(chǎn)業(yè)界接軌?！　「叩冉逃龔娬{(diào)創(chuàng)新人才的培養(yǎng)，重大理論的創(chuàng)新固然可貴，技術(shù)創(chuàng)新、產(chǎn)品創(chuàng)新也具有重要價值。從培養(yǎng)創(chuàng)新型人才出發(fā)，本課程必須強調(diào)基本理論，其理由是：　　（1）理論是應(yīng)用的基石?！　。?）只有掌握基本的理論知識才能更好地使用EDA工具?！　。?）理論本身也需要繼承和創(chuàng)新，如果不在原有的基本理論上創(chuàng)新，就不可能產(chǎn)生今天的EDA工具，而EDA工具的進(jìn)一步發(fā)展仍需依賴?yán)碚摰膭?chuàng)新。限于篇幅，本書對有關(guān)EDA方面的理論有所涉及但涉及不深。　　培養(yǎng)創(chuàng)新人才需要通過各個教學(xué)環(huán)節(jié)來實現(xiàn)，對于本課程來說，除了用紙、筆完成適量的作業(yè)以鞏固理論知識之外，更多的練習(xí)是使用EDA工具完成一系列設(shè)計。學(xué)生完成一個設(shè)計任務(wù)后，誰能告訴他這個設(shè)計是否與預(yù)期功能相符？是EDA工具。EDA工具提供的模擬波形將顯示該目標(biāo)電路的行為特性。這創(chuàng)造了一個自主學(xué)習(xí)的環(huán)境，當(dāng)學(xué)生完成了一個個任務(wù)之后，將逐漸樹立信心，使他有勇氣面對新的挑戰(zhàn)。

內(nèi)容概要

　　本書全書共分8章和兩個附錄，第1章是邏輯電路導(dǎo)論，第2章介紹門電路的物理實現(xiàn)和特性，第3～4章介紹各種組合邏輯電路及其優(yōu)化實現(xiàn)，第5章介紹觸發(fā)器和寄存器，第6章介紹同步時序電路，第7章介紹異步時序電路，第8章以實例介紹數(shù)字系統(tǒng)的特點和設(shè)計方法，附錄A介紹EDA工具Quartus Ⅱ，附錄B介紹硬件描述語言VHDL。本書附有光盤，其中包含QuartusⅡ網(wǎng)絡(luò)版安裝軟件、本書中的圖片、表格以及VHDL源代碼，方便學(xué)生學(xué)習(xí)和教師制作課件?！　”緯奶攸c是引入電子設(shè)計自動化（Electronic Design Automation，EDA）工具和硬件描述語言VHDL，使理論教學(xué)和上機實踐相結(jié)合，使學(xué)習(xí)基本原理和掌握設(shè)計方法相結(jié)合?！　”緯勺鳛楦叩仍盒Ｓ嬎銠C、自動化、電子工程及相關(guān)專業(yè)“數(shù)字邏輯”課程的教材，也可作為從事相關(guān)工作的工程技術(shù)人員的參考書。

作者簡介

　　薛宏熙，清華大學(xué)計算機系教授。1962年畢業(yè)于清華大學(xué)自動控制系，畢業(yè)后在清華大學(xué)任教，其中1985年至1986年作為訪問學(xué)者在加拿大多倫多大學(xué)進(jìn)修。研究方向為數(shù)字系統(tǒng)設(shè)計自動化，包括模擬、邏輯綜合、高層次綜合、形式驗證、軟硬件協(xié)同設(shè)計、系統(tǒng)芯片設(shè)計工具研究等。講授過的課程有：數(shù)字邏輯、計算機原理、計算機系統(tǒng)結(jié)構(gòu)、數(shù)字系統(tǒng)自動設(shè)計、VHDL與集成電路設(shè)計等。出版著作有《計算機組成與設(shè)計》、《數(shù)字系統(tǒng)計算機輔助設(shè)計》、《數(shù)字系統(tǒng)設(shè)計自動化》等，譯著有《用Spec C做系統(tǒng)設(shè)計》、《VHDL簡明教程》、《用VHDL設(shè)計電子線路》、《數(shù)字邏輯與VHDL設(shè)計》等。

書籍目錄

第1章　邏輯電路導(dǎo)論1.1　開關(guān)電路數(shù)學(xué)表示方法初步1.1.1　真值表1.1.2　二進(jìn)制編碼1.1.3　真值表的常見形式1.1.4　分析與綜合1.2　邏輯代數(shù)1.2.1　邏輯代數(shù)的基本運算1.2.2　邏輯函數(shù)1.2.3　邏輯代數(shù)的基本公式和運算規(guī)則1.3　用與門、或門和非門進(jìn)行邏輯綜合1.4　公式法化簡邏輯函數(shù)1.5　卡諾圖1.5.1　卡諾圖是真值表的圖形表示1.5.2　用卡諾圖化簡邏輯函數(shù)1.5.3　概念提升1.6　邏輯函數(shù)的標(biāo)準(zhǔn)形式1.6.1　函數(shù)的“積之和”表達(dá)式1.6.2　函數(shù)的“和之積”表達(dá)式1.6.3　兩種表達(dá)形式的互換1.6.4　包含無關(guān)項的邏輯函數(shù)的化簡1.7　表格法化簡邏輯函數(shù)1.7.1　求質(zhì)蘊含項集合1.7.2　求最小覆蓋1.7.3　表格法小結(jié)1.8　解題示例（本章小結(jié)）（習(xí)題）第2章　數(shù)字集成電路的基本元件－門電路2.1　概述2.2　TTL集成門電路2.2.1　TTL與非門簡介2.2.2　TTL與非門的外特性及其參數(shù)2.2.3　集電極開路的與非門2.2.4　TTL三態(tài)門2.3　MOS場效應(yīng)晶體管2.4　MOS門電路2.4.1　NMOS門電路2.4.2　CMOS門電路2.4.3　其他類型的CMOS門電路2.4.4　CMOS邏輯門電性能分析2.4.5　不同類型邏輯門的配合問題2.5　74系列中小規(guī)模集成電路芯片2.6　可編程邏輯器件2.6.1　可編程邏輯陣列PLA2.6.2　可編程陣列邏輯PAL和GAL2.6.3　復(fù)雜可編程器件2.6.4　現(xiàn)場可編程門陣列2.6.5　可編程開關(guān)的物理實現(xiàn)2.6.6　CPLD和FPGA特點比較（本章小結(jié)）（習(xí)題）第3章　組合邏輯電路的優(yōu)化實現(xiàn)3.1　組合邏輯電路的特點與優(yōu)化實現(xiàn)3.2　單輸出函數(shù)和多輸出函數(shù)3.2.1　多輸出函數(shù)的化簡3.2.2　多輸出函數(shù)的優(yōu)化實現(xiàn)3.2.3　用EDA工具優(yōu)化實現(xiàn)組合邏輯電路示例3.3　多級邏輯電路的綜合3.3.1　提取公因子3.3.2　功能分解3.4　組合邏輯電路積木塊3.4.1　多路選擇器3.4.2　用LUT構(gòu)建更大規(guī)模的組合邏輯電路3.4.3　編碼器3.4.4　譯碼器3.4.5　數(shù)值比較器3.4.6　算術(shù)邏輯運算電路3.5　組合邏輯電路中的競爭和險象3.5.1　險象的分析3.5.2　險象的消除3.6　解題示例（本章小結(jié)）（習(xí)題）第4章　數(shù)的表示方法和算術(shù)運算電路4.1　數(shù)制和編碼4.1.1　數(shù)的位置表示法4.1.2　二進(jìn)制數(shù)和十進(jìn)制數(shù)的相互轉(zhuǎn)換4.1.3　八進(jìn)制數(shù)的二進(jìn)制編碼4.1.4　十六進(jìn)制數(shù)的二進(jìn)制編碼4.1.5　十進(jìn)制數(shù)的二進(jìn)制編碼4.1.6　格雷碼4.1.7　字符編碼4.1.8　奇偶校驗碼4.2　無符號數(shù)的加法運算4.2.1　二進(jìn)制整數(shù)的加法運算4.2.2　BCD碼形式的十進(jìn)制數(shù)加法運算4.3　有符號數(shù)的表示方法和算術(shù)運算4.3.1　二進(jìn)制定點數(shù)的原碼表示形式4.3.2　二進(jìn)制定點數(shù)的補碼表示形式和加減運算4.3.3　二進(jìn)制定點數(shù)的反碼表示形式和加減運算4.4　用EDA工具設(shè)計算術(shù)運算電路示例（本章小結(jié)）（習(xí)題）第5章　鎖存器、觸發(fā)器和寄存器5.1　鎖存器5.1.1　基本R-S鎖存器5.1.2　選通D鎖存器5.2　D觸發(fā)器5.2.1　從總體的角度觀察D觸發(fā)器5.2.2　D觸發(fā)器和D鎖存器的比較5.2.3　帶使能控制的D觸發(fā)器5.3　主從D觸發(fā)器5.4　其他類型的觸發(fā)器5.4.1　T觸發(fā)器5.4.2　JK觸發(fā)器5.5　寄存器5.6　設(shè)計示例（本章小結(jié)）（習(xí)題）第6章　同步時序電路6.1　同步時序電路概述6.2　同步時序電路的設(shè)計6.2.1　狀態(tài)圖和狀態(tài)表6.2.2　狀態(tài)分配6.2.3　確定激勵函數(shù)和輸出函數(shù)6.2.4　VHDL行為描述與使用EDA工具設(shè)汁6.3　狀態(tài)化簡6.3.1　完全規(guī)定的有限狀態(tài)機和不完全規(guī)定的有限狀態(tài)機6.3.2　狀態(tài)化簡算法6.4　同步時序電路中的競爭和險象第7章　異步時序電路第8章　數(shù)字系統(tǒng)設(shè)計附錄A：DEA工具Quartus Ⅱ簡介附錄B：硬件描述語言VHDL簡介參考文獻(xiàn)

章節(jié)摘錄

　　第3章　組合邏輯電路的優(yōu)化實現(xiàn)　　【課前思考】　?。?）數(shù)字邏輯電路分為組合邏輯電路和時序邏輯電路，二者有什么區(qū)別?　?。?）怎樣以最短的時間實現(xiàn)一個性能價格比最高的目標(biāo)電路?　　【學(xué)習(xí)指南】　?。?）電路設(shè)計的首要目標(biāo)是滿足功能要求，其次是優(yōu)化，即在可用資源的情況下力求成本低且運行速度快（延遲時間短）。若不能同時滿足上述要求，則應(yīng)在性能和價格之間尋求一個適當(dāng)?shù)恼壑小！　。?）當(dāng)目標(biāo)電路的規(guī)模很大時，用EDA工具完成一個優(yōu)化的設(shè)計將事半功倍。我們既要掌握邏輯設(shè)計的基本理論，又要學(xué)會使用EDA工具進(jìn)行設(shè)計，使用EDA工具設(shè)計時，以VHDL功能描述為重點?！　?．1組合邏輯電路的特點與優(yōu)化實現(xiàn)　　數(shù)字邏輯電路可分為組合邏輯電路（combinational logic circuit）和時序邏輯電路（簡稱時序電路，sequential circuit）。組合邏輯電路的輸出僅取決于當(dāng)前的輸入，時序電路的輸出不僅取決于當(dāng)前的輸入還取決于當(dāng)前的狀態(tài)（簡稱現(xiàn)態(tài)），而當(dāng)前狀態(tài)則由先前的狀態(tài)和先前的輸入逐步演變而來，因而和輸入信號取值的時間序列有關(guān)?！　r序邏輯電路的狀態(tài)由記憶元件保存，組合邏輯電路中則不包含記憶元件。值得注意的是：基本門電路如果通過反饋形成環(huán)路，則可能構(gòu)成記憶元件，即無意間的錯誤連接也可能造成不希望的記憶元件，這種偶然的錯誤可能將一個組合邏輯電路實現(xiàn)為時序電路?！　〗M合邏輯電路優(yōu)化實現(xiàn)的步驟如下?！　。?）目標(biāo)電路的原始描述。真值表、卡諾圖、邏輯表達(dá)式、邏輯圖以及硬件描述語言源代碼等都可以作為目標(biāo)電路的原始描述，關(guān)鍵是原始描述必須準(zhǔn)確地描述目標(biāo)電路的功能，不可有錯誤、歧義或疏漏。　?。?）邏輯化簡。從電路的原始描述提取邏輯函數(shù)并加以優(yōu)化，這項工作也可稱為與可用資源無關(guān)或與物理實現(xiàn)無關(guān)的邏輯優(yōu)化?！　。?）與可用資源相關(guān)的優(yōu)化實現(xiàn)。實現(xiàn)一個優(yōu)化的設(shè)計必須以可用資源為基礎(chǔ)，通常以表2．4給出的基本門電路作為可用資源。而在另外一些場合，可用資源可能是多路選擇器或其他積木塊電路。例如，對于可編程邏輯器件（CPLD或FPGA）來說，其宏單元是可用資源。手工設(shè)計過程中由設(shè)計者進(jìn)行優(yōu)化，自動設(shè)計過程中則由EDA工具實現(xiàn)優(yōu)化，這項工作也可稱為適配（fitting）或物理映射。

編輯推薦

　　本書可作為高等院校計算機、自動化、電子工程及相關(guān)專業(yè)“數(shù)字邏輯”課程的教材，也可作為從事相關(guān)工作的工程技術(shù)人員的參考書。

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