EDA技術(shù)與CPLD/FPGA開(kāi)發(fā)應(yīng)用簡(jiǎn)明教程

內(nèi)容概要

　　在信息技術(shù)高速發(fā)展的現(xiàn)代社會(huì)，電子系統(tǒng)的設(shè)計(jì)方法和設(shè)計(jì)手段已有了根本性的變化?？删幊踢壿嬈骷虴DA技術(shù)己廣泛應(yīng)用于通信、工業(yè)自動(dòng)化、智能儀表、圖像處理以及計(jì)算機(jī)等領(lǐng)域。因此，EDA技術(shù)是未來(lái)電子工程師必須掌握的技術(shù)?！　∪珪卜?0章，詳細(xì)介紹了EDA技術(shù)的基本知識(shí)、大規(guī)?？删幊踢壿嬈骷﨏PLD/FPGA的結(jié)構(gòu)原理、EDA開(kāi)發(fā)工具的使用方法、VHDL語(yǔ)言的語(yǔ)法結(jié)構(gòu)和編程技巧以及邏輯電路和狀態(tài)機(jī)的設(shè)計(jì)。為提高讀者的工程設(shè)計(jì)能力，第6、7、8和9章分別介紹了CPLD/FPGA器件在數(shù)字系統(tǒng)、通信工程和計(jì)算機(jī)等領(lǐng)域的具體應(yīng)用，并且運(yùn)用大量綜合性實(shí)例對(duì)各種關(guān)鍵技術(shù)進(jìn)行了深入淺出的分析。此外，基礎(chǔ)章節(jié)配有習(xí)題，應(yīng)用章節(jié)配有設(shè)計(jì)題?！　”緯〔膹V泛，內(nèi)容新穎并且重點(diǎn)突出，可作為高等院校電子信息工程、通信工程、計(jì)算機(jī)科學(xué)與技術(shù)、自動(dòng)化和儀器儀表等信息類及相近專業(yè)的本科生或研究生教材使用，也可以作為從事工程設(shè)計(jì)工作的專業(yè)技術(shù)人員的參考書。

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第1章 緒論1.1 EDA技術(shù)的含義1.2 EDA技術(shù)發(fā)展歷程1.2.1 20世紀(jì)70年代的計(jì)算機(jī)輔助設(shè)計(jì)CAD階段1.2.2 20世紀(jì)80年代的計(jì)算機(jī)輔助工程設(shè)計(jì)CAE階段1.2.3 20世紀(jì)90年代電子系統(tǒng)設(shè)計(jì)自動(dòng)化EDA階段1.3 EDA技術(shù)的主要內(nèi)容1.3.1 大規(guī)?？删幊踢壿嬈骷?.3.2 硬件描述語(yǔ)言（HDL）1.3.3 軟件開(kāi)發(fā)工具1.3.4 實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)1.3.5 關(guān)于EDA技術(shù)的學(xué)習(xí)重點(diǎn)及學(xué)習(xí)方法1.4 EDA軟件系統(tǒng)的構(gòu)成1.5 EDA工程設(shè)計(jì)流程1.5.1 設(shè)計(jì)輸入1.5.2 邏輯綜合和優(yōu)化1.5.3 目標(biāo)器件的布線/適配1.5.4 設(shè)計(jì)過(guò)程中的有關(guān)仿真1.5.5 目標(biāo)器件的編程/下載1.5.6 硬件仿真/硬件測(cè)試1.6 數(shù)字系統(tǒng)的設(shè)計(jì)方法簡(jiǎn)介1.7 數(shù)字系統(tǒng)的設(shè)計(jì)準(zhǔn)則1.8 EDA技術(shù)的應(yīng)用展望1.9 本章小結(jié)1.10 思考和練習(xí)第2章 大規(guī)模可編程邏輯器件2.1 可編程邏輯器件概述2.1.1 PLD的發(fā)展進(jìn)程2.1.2 PLD介紹2.1.3 可編程邏輯器件的結(jié)構(gòu)和分類2.1.4 CPLD/FPGA相對(duì)于MCU的優(yōu)勢(shì)2.2 CPLD的結(jié)構(gòu)與工作原理2.2.1 CPLD的基本結(jié)構(gòu)2.2.2 Altera公司的器件產(chǎn)品2.3 現(xiàn)場(chǎng)可編程門陣列FPGA2.3.1 Xilinx Virtex系列器件性能特點(diǎn)2.3.2 FPGA器件的結(jié)構(gòu)描述2.3.3 Xilinx公司的XC4000系列FPGA簡(jiǎn)介2.3.4 XC5000系列的LCA結(jié)構(gòu)2.3.5 Xilinx公司XC6200、XC8100系列FPGA簡(jiǎn)介2.4 FPGA的配置模式2.4.1 主動(dòng)串行配置模式2.4.2 主動(dòng)并行配置模式2.4.3 外設(shè)配置模式2.4.4 從動(dòng)串行配置模式2.4.5 菊花鏈配置模式2.4.6 FPGA的配置流程2.4.7 FPGA標(biāo)識(shí)說(shuō)明2.5 FPGA和CPLD的開(kāi)發(fā)應(yīng)用選擇2.6 本章小結(jié)2.7 思考和練習(xí)第3章 硬件描述語(yǔ)言VHDL的語(yǔ)法結(jié)構(gòu)及編程3.1 概述3.1.1 什么是VHDL及VHDL語(yǔ)言的發(fā)展歷史3.1.2 VHDL的作用3.1.3 VHDL語(yǔ)言特點(diǎn)3.1.4 VHDL與其他硬件描述語(yǔ)言的比較3.1.5 VHDL的優(yōu)點(diǎn)3.1.6 VHDL程序設(shè)計(jì)約定3.2 VHDL程序基本結(jié)構(gòu)3.2.1 VHDL設(shè)計(jì)簡(jiǎn)述3.2.2 結(jié)構(gòu)體（ARCHITECTURE）3.2.3 配置（CONFIGURATION）3.2.4 庫(kù)、程序包3.3 VHDL語(yǔ)言要素3.3.1 VHDL文字規(guī)則3.3.2 VHDL數(shù)據(jù)對(duì)象3.3.3 VHDL數(shù)據(jù)類型3.3.4 VHDL操作符3.4 VHDL順序語(yǔ)句3.4.1 對(duì)象與賦值語(yǔ)句3.4.2 轉(zhuǎn)向控制語(yǔ)句3.4.3 WAIT語(yǔ)句3.4.4 子程序調(diào)用語(yǔ)句3.4.5 返回語(yǔ)句（RETURN）3.4.6 空操作語(yǔ)句（NULL）3.4.7 其他語(yǔ)句和說(shuō)明3.5 VHDL并行語(yǔ)句3.5.1 進(jìn)程語(yǔ)句3.5.2 塊語(yǔ)句3.5.3 并行信號(hào)賦值語(yǔ)句3.5.4 并行過(guò)程調(diào)用語(yǔ)句3.5.5 VHDL的層次化設(shè)計(jì)與元件聲明（COMPONENT）3.5.6 元件例化語(yǔ)句3.5.7 生成語(yǔ)句3.6 子程序（SUBPROGRAM）3.6.1 子程序聲明3.6.2 子程序主體3.6.3 重載函數(shù)3.7 VHDL描述風(fēng)格3.7.1 行為描述3.7.2 數(shù)據(jù)流描述3.7.3 結(jié)構(gòu)化描述3.8 本章小結(jié)3.9 思考和練習(xí)第4章 常用EDA工具軟件操作指南4.1 MAX+PLUS-Ⅱ軟件的安裝4.1.1 概述4.1.2 常用的設(shè)計(jì)輸入方法4.1.3 MAX+PLUS-Ⅱ的特點(diǎn)4.1.4 MAX+PLUS-Ⅱ安裝4.1.5 MAX+PLUS-Ⅱ軟件組成4.1.6 MAX+PLUS-Ⅱ的編輯規(guī)則4.2 MAX+PLUS-Ⅱ操作指南4.2.1 Ⅱ原理圖編輯工具4.2.2 MAX+PLUS-Ⅱ原理圖編輯流程4.2.3 其他設(shè)計(jì)輸入方法4.2.4 設(shè)計(jì)項(xiàng)目的處理4.2.5 設(shè)計(jì)項(xiàng)目的校驗(yàn)4.2.6 器件編程4.3 MAX+PLUS-Ⅱ操作實(shí)例4.3.1 源文件的編輯4.3.2 系統(tǒng)的編譯、綜合和適配4.3.3 系統(tǒng)的有關(guān)仿真4.3.4 系統(tǒng)的編程下載4.4 利用LPM兆功能塊的電路設(shè)計(jì)4.4.1 常用LPM兆功能塊4.4.2 基于LPM_COUNTER的數(shù)據(jù)分頻器設(shè)計(jì)4.5 本章小結(jié)4.6 思考和練習(xí)第5章 基本邏輯電路設(shè)計(jì)5.1 組合邏輯電路設(shè)計(jì)5.1.1 基本門電路5.1.2 三態(tài)門及總線緩沖器5.1.3 單向總線驅(qū)動(dòng)器5.1.4 雙向總線緩沖器5.2 時(shí)序邏輯電路設(shè)計(jì)5.2.1 時(shí)序電路特殊信號(hào)描述5.2.2 常用時(shí)序電路設(shè)計(jì)5.2.3 寄存器和移位寄存器5.2.4 計(jì)數(shù)器5.2.5 序列信號(hào)發(fā)生器、檢測(cè)器5.3 存儲(chǔ)器設(shè)計(jì)5.3.1 只讀存儲(chǔ)器ROM5.3.2 靜態(tài)數(shù)據(jù)存儲(chǔ)器SRAM5.3.3 先進(jìn)先出堆棧FIFO5.4 狀態(tài)機(jī)的VHDL設(shè)計(jì)5.4.1 狀態(tài)機(jī)概述5.4.2 狀態(tài)機(jī)的特點(diǎn)5.4.3 狀態(tài)機(jī)的基本結(jié)構(gòu)和功能5.4.4 一般狀態(tài)機(jī)的VHDL描述5.4.5 摩爾狀態(tài)機(jī)的設(shè)計(jì)5.4.6 米勒狀態(tài)機(jī)的VHDL設(shè)計(jì)5.4.7 ONE-HOT狀態(tài)機(jī)5.5 本章小結(jié)5.6 思考和練習(xí)第6章 CPLD/FPGA在數(shù)字系統(tǒng)中的應(yīng)用6.1 正負(fù)脈寬數(shù)控調(diào)制信號(hào)發(fā)生器的設(shè)計(jì)6.1.1 設(shè)計(jì)思路6.1.2 VHDL源程序6.1.3 仿真結(jié)果6.2 智能函數(shù)發(fā)生器的設(shè)計(jì)6.2.1 智能函數(shù)發(fā)生器的設(shè)計(jì)思路6.2.2 模塊及模塊功能6.3 序列檢測(cè)器的設(shè)計(jì)6.3.1 序列檢測(cè)器設(shè)計(jì)思路6.3.2 VHDL源程序6.3.3 仿真結(jié)果6.4 數(shù)字頻率計(jì)的設(shè)計(jì)6.4.1 數(shù)字頻率計(jì)設(shè)計(jì)思路6.4.2 數(shù)字頻率計(jì)的VHDL源程序6.5 數(shù)字秒表的設(shè)計(jì)6.5.1 數(shù)字秒表設(shè)計(jì)思路6.5.2 數(shù)字秒表的VHDL源程序6.6 交通信號(hào)控制器的設(shè)計(jì)6.6.1 交通信號(hào)控制器設(shè)計(jì)思路6.6.2 VHDL源程序6.6.3 系統(tǒng)的有關(guān)仿真6.6.4 系統(tǒng)的硬件驗(yàn)證6.6.5 設(shè)計(jì)技巧分析6.7 三層電梯控制器的設(shè)計(jì)6.7.1 三層電梯控制器的功能6.7.2 三層電梯控制器的設(shè)計(jì)思路6.7.3 三層電梯控制器的綜合設(shè)計(jì)6.7.4 三層電梯控制器的波形仿真分析6.7.5 N層電梯控制器的設(shè)計(jì)技巧分析6.8 本章小結(jié)6.9 思考和練習(xí)第7章 FPGA在通信工程中的實(shí)踐應(yīng)用7.1 二進(jìn)制振幅鍵控（ASK）調(diào)制器與解調(diào)器設(shè)計(jì)7.1.1 ASK信號(hào)調(diào)制原理7.1.2 ASK信號(hào)解調(diào)原理7.1.3 ASK調(diào)制VHDL程序7.1.4 ASK解調(diào)VHDL程序7.2 二進(jìn)制頻移鍵控（FSK）調(diào)制器與解調(diào)器設(shè)計(jì)7.2.1 FSK信號(hào)調(diào)制原理7.2.2 FSK信號(hào)解調(diào)原理7.2.3 FSK調(diào)制VHDL程序及仿真7.2.4 FSK解調(diào)VHDL程序及仿真7.3 二進(jìn)制相位鍵控（PSK）調(diào)制器與解調(diào)器設(shè)計(jì)7.3.1 基本概念7.3.2 CPSK信號(hào)調(diào)制7.3.3 DPSK信號(hào)調(diào)制7.3.4 DPSK信號(hào)解調(diào)7.3.5 DPSK調(diào)制方框圖及電路符號(hào)7.4 UART接口設(shè)計(jì)7.4.1 UART概述7.4.2 UART系統(tǒng)FPGA接口電路7.4.3 UART系統(tǒng)FPGA程序設(shè)計(jì)7.5 本章小結(jié)7.6 思考和練習(xí)第8章 FPGA在DSP領(lǐng)域中的應(yīng)用8.1 快速加法器的設(shè)計(jì)8.1.1 4位二進(jìn)制并行加法器8.1.2 8位二進(jìn)制加法器的源程序8.2 快速乘法器的設(shè)計(jì)8.2.1 設(shè)計(jì)思路8.2.2 快速乘法器VHDL源程序8.3 數(shù)字濾波器的設(shè)計(jì)8.3.1 數(shù)字濾波器概述8.3.2 數(shù)字濾波器的原理分析8.3.3 數(shù)字濾波器系統(tǒng)實(shí)現(xiàn)8.3.4 數(shù)字濾波器系統(tǒng)原理框圖8.3.5 數(shù)字濾波器頂層IIR模塊8.3.6 數(shù)字濾波器的VHDL語(yǔ)言程序8.3.7 數(shù)字濾波器系統(tǒng)性能測(cè)試8.4 本章小結(jié)8.5 思考和練習(xí)第9章 FPGA在微機(jī)工程中的實(shí)踐應(yīng)用9.1 鍵盤接口設(shè)計(jì)9.1.1 鍵盤工作原理9.1.2 矩陣式按鍵概述9.1.3 矩陣式按鍵FPGA描述9.2 LED驅(qū)動(dòng)器設(shè)計(jì)9.2.1 LED數(shù)碼管工作原理9.2.2 靜態(tài)LED數(shù)碼管驅(qū)動(dòng)原理及其FPGA電路設(shè)計(jì)9.2.3 動(dòng)態(tài)LED數(shù)碼管驅(qū)動(dòng)原理及其FPGA電路設(shè)計(jì)9.3 D/A接口設(shè)計(jì)9.3.1 D/A轉(zhuǎn)換器概述9.3.2 典型D/A轉(zhuǎn)換器芯片DAC08329.3.3 FPGA與DAC0832接口電路原理圖9.3.4 DAC0832接口電路時(shí)序9.3.5 DAC0832接口電路程序9.4 A/D接口設(shè)計(jì)9.4.1 A/D轉(zhuǎn)換器概述9.4.2 典型A/D轉(zhuǎn)換器芯片ADC08099.4.3 A/D接口設(shè)計(jì)9.4.4 ADC0809 VHDL采樣控制程序設(shè)計(jì)9.5 本章小結(jié)9.6 思考和練習(xí)第10章 CPLD/FPGA實(shí)驗(yàn)10.1 實(shí)驗(yàn)要求10.1.1 概述10.1.2 實(shí)驗(yàn)報(bào)告的撰寫10.2 實(shí)驗(yàn)內(nèi)容10.2.1 實(shí)驗(yàn)一：簡(jiǎn)單邏輯電路設(shè)計(jì)與仿真10.2.2 實(shí)驗(yàn)二：全加器設(shè)計(jì)、仿真與下載10.2.3 實(shí)驗(yàn)三：分頻電路與12歸1電路設(shè)計(jì)10.2.4 實(shí)驗(yàn)四：利用硬件描述語(yǔ)言進(jìn)行數(shù)字鐘設(shè)計(jì)10.2.5 實(shí)驗(yàn)五：串行掃描顯示電路設(shè)計(jì)10.2.6 實(shí)驗(yàn)六：復(fù)雜數(shù)字鐘設(shè)計(jì)與掃描顯示10.2.7 實(shí)驗(yàn)七：智力競(jìng)賽搶答器的設(shè)計(jì)10.2.8 實(shí)驗(yàn)八：數(shù)字頻率計(jì)的設(shè)計(jì)10.2.9 實(shí)驗(yàn)九：交通燈信號(hào)控制器的設(shè)計(jì)附錄A VHDL程序設(shè)計(jì)的語(yǔ)法結(jié)構(gòu)附錄B 利用WWW進(jìn)行EDA資源的檢索主要參考文獻(xiàn)

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