System Verilog Assertions應(yīng)用指南

內(nèi)容概要

本書的寫作方式可以使工程師快速掌握System Verilog斷言。第0、1和2章，可以使您充分了解基礎(chǔ)語(yǔ)法和一些通用的模擬技巧。閱讀完這三章，讀者應(yīng)該能在他們的設(shè)計(jì)/驗(yàn)證環(huán)境中寫斷言。    第3、4、5和6章是不同類型的設(shè)計(jì)的“烹飪書”。讀者如果在他們自己的環(huán)境里遇到類似的設(shè)計(jì)可以參考這些章節(jié)，以這些章節(jié)作為起點(diǎn)開始寫斷言。這些章節(jié)也可以作為指導(dǎo)。    隨書附一張光盤。本書中所有例子都可以用VCS 2005.06發(fā)行版運(yùn)行，也包括運(yùn)行這些例子的腳本范例。VCS是Synopsys公司的注冊(cè)商標(biāo)。

書籍目錄

第0章 基于斷言的驗(yàn)證第1章 SVA介紹  1.1 什么是斷言  1.2 為什么使用System Verilog斷言（SVA）  1.3 System Verilog的調(diào)度  1.4 SVA術(shù)語(yǔ)  1.5 建立SVA塊  1.6 一個(gè)簡(jiǎn)單的序列  1.7 邊沿定義的序列  1.8 邏輯關(guān)系的序列  1.9 序列表達(dá)式  1.10 時(shí)序關(guān)系的序列  1.11 SVA中的時(shí)鐘定義  1.12 禁止屬性  1.13 一個(gè)簡(jiǎn)單的執(zhí)行塊  1.14 蘊(yùn)含操作符  1.15 SVA檢驗(yàn)器的時(shí)序窗口  1.16 “ended”結(jié)構(gòu)  1.17 使用參數(shù)的SVA檢驗(yàn)器  1.18 使用選擇運(yùn)算符的SVA檢驗(yàn)器  1.19 使用true表達(dá)式的SVA檢驗(yàn)器  1.20“＄past”構(gòu)造  1.21 重復(fù)運(yùn)算符  1.22 “and”構(gòu)造  1.23 “intersect”構(gòu)造  1.24 “or”構(gòu)造  1.25 “first_match”構(gòu)造  1.26 “throughout”構(gòu)造  1.27 “within”構(gòu)造  1.28 內(nèi)建的系統(tǒng)函數(shù)  ……第2章 SVA模擬方法論第3章 SVA在有限狀態(tài)機(jī)中的應(yīng)用第4章 SVA用于數(shù)據(jù)集約型（DATA INTENSIVE）的設(shè)計(jì)第5章 SVA儲(chǔ)存器第6章 SVA協(xié)議接口第7章 對(duì)檢驗(yàn)器的檢驗(yàn)

編輯推薦

　　本書不僅系統(tǒng)地介紹了SVA這種硬件驗(yàn)證語(yǔ)言(HVL)的基本語(yǔ)法，而且針對(duì)不同類型的IC設(shè)計(jì)深入淺出地介紹了SVA的應(yīng)用。全書共分8章，其中前面三章介紹了ABV(基于斷言的驗(yàn)證)方法學(xué)、SVA的語(yǔ)法及用一個(gè)實(shí)例介紹了SVA的應(yīng)用。后四章分別討論了SVA在各種典型設(shè)計(jì)中的應(yīng)用。這些典型設(shè)計(jì)模型包括了：有限狀態(tài)機(jī)(FSM)，數(shù)據(jù)通道，存儲(chǔ)控制器，基于PCI局部總線系統(tǒng)和測(cè)試平臺(tái)(testbench)。無論是對(duì)剛剛接觸斷言的新手還是資深設(shè)計(jì)驗(yàn)證工程師，本書都是案前必備的一本參考書！

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