邏輯設(shè)計(jì)基礎(chǔ)

內(nèi)容概要

邏輯設(shè)計(jì)是計(jì)算機(jī)科學(xué)、計(jì)算機(jī)工程和電氣工程等專業(yè)的理論基礎(chǔ)。學(xué)好邏輯設(shè)計(jì)需要三個(gè)環(huán)節(jié)：理論知識(shí)、習(xí)題和實(shí)驗(yàn)。因此，本書在強(qiáng)調(diào)基礎(chǔ)知識(shí)的同時(shí)，結(jié)合著大量實(shí)例進(jìn)行講授，并給出了大量例題，同時(shí)還附有大量習(xí)題和每章的測(cè)驗(yàn)題。此外，還安排有4個(gè)實(shí)驗(yàn)平臺(tái)和26個(gè)實(shí)驗(yàn)，以便把理論和實(shí)踐緊密聯(lián)系起來(lái)。    本書是計(jì)算機(jī)、電氣工程和通信、電子等專業(yè)的學(xué)生學(xué)習(xí)邏輯設(shè)計(jì)的教材，同時(shí)也是相關(guān)專業(yè)工程技術(shù)人員的參考用書。

作者簡(jiǎn)介

作者：(美)馬科維奇 譯者：殷洪璽 劉新元 禹瑩

書籍目錄

第1章 導(dǎo)論  1.1 數(shù)制的簡(jiǎn)單回顧    1.1.1 八進(jìn)制數(shù)和十六進(jìn)制數(shù)    1.1.2 二進(jìn)制加法    1.1.3 有符號(hào)數(shù)    1.1.4 二進(jìn)制減法    1.1.5 二?十進(jìn)制碼(BCD)    1.1.6 其他編碼  1.2 組合系統(tǒng)的設(shè)計(jì)過(guò)程  1.3 無(wú)關(guān)條件  1.4 列真值表  1.5 實(shí)驗(yàn)室  1.6 解題實(shí)例  1.7 習(xí)題  1.8 本章測(cè)驗(yàn)題第2章 開(kāi)關(guān)代數(shù)與邏輯電路  2.1 開(kāi)關(guān)代數(shù)的定義  2.2 開(kāi)關(guān)代數(shù)的基本性質(zhì)  2.3 代數(shù)函數(shù)的處理  2.4 用與門、或門和非門實(shí)現(xiàn)邏輯函數(shù)  2.5 從真值表到代數(shù)表達(dá)式  2.6 卡諾圖初步  2.7 反函數(shù)和或與式  2.8 與非門、或非門和異或門  2.9 代數(shù)表達(dá)式的化簡(jiǎn)  2.10 代數(shù)函數(shù)的處理及與非門實(shí)現(xiàn)  2.11 更一般的布爾代數(shù)  2.12 解題實(shí)例  2.13 習(xí)題  2.14 本章測(cè)驗(yàn)題第3章 卡諾圖  3.1 用卡諾圖求解最簡(jiǎn)與或表達(dá)式    3.1.1 卡諾圖法1    3.1.2 卡諾圖法2  3.2 無(wú)關(guān)項(xiàng)    卡諾圖法3  3.3 或與式  3.4 最省門的電路實(shí)現(xiàn)  3.5 五變量和六變量的卡諾圖  3.6 多輸出問(wèn)題  3.7 解題實(shí)例  3.8 習(xí)題  3.9 本章測(cè)驗(yàn)題第4章 函數(shù)的最簡(jiǎn)化算法  4.1 單輸出問(wèn)題的奎恩?麥克路斯基方法  4.2 單輸出問(wèn)題的迭代合意法  4.3 單輸出問(wèn)題的質(zhì)蘊(yùn)含項(xiàng)表  4.4 多輸出問(wèn)題的奎恩?麥克路斯基方法  4.5 多輸出問(wèn)題的迭代合意法  4.6 多輸出問(wèn)題的質(zhì)蘊(yùn)含項(xiàng)表  4.7 解題實(shí)例  4.8 習(xí)題  4.9 本章測(cè)驗(yàn)題第5章 較大規(guī)模的組合邏輯系統(tǒng)  5.1 組合邏輯電路中的延時(shí)  5.2 加法器和其他算術(shù)運(yùn)算電路    5.2.1 加法器    5.2.2 減法器和加/減法器    5.2.3 比較器  5.3 譯碼器  5.4 編碼器和優(yōu)先權(quán)編碼器  5.5 數(shù)據(jù)選擇器  5.6 三態(tài)門  5.7 門陣列——ROM、PLA和PAL    5.7.1 用只讀存儲(chǔ)器進(jìn)行設(shè)計(jì)    5.7.2 用可編程邏輯陣列進(jìn)行設(shè)計(jì)    5.7.3 用可編程陣列邏輯進(jìn)行設(shè)計(jì)  5.8 較大規(guī)模電路的例子    5.8.1 七段顯示(第一個(gè)主要的例子)    5.8.2 差錯(cuò)編碼系統(tǒng)  5.9 解題實(shí)例  5.10 習(xí)題  5.11 本章測(cè)驗(yàn)題第6章 時(shí)序系統(tǒng)的分析  6.1 狀態(tài)表和狀態(tài)圖  6.2 鎖存器和觸發(fā)器  6.3 時(shí)序系統(tǒng)的分析  6.4 解題實(shí)例  6.5 習(xí)題  6.6 本章測(cè)驗(yàn)題第7章 時(shí)序系統(tǒng)的設(shè)計(jì)  7.1 觸發(fā)器的設(shè)計(jì)方法  7.2 同步計(jì)數(shù)器的設(shè)計(jì)  7.3 異步計(jì)數(shù)器的設(shè)計(jì)  7.4 生成狀態(tài)表和狀態(tài)圖  7.5 解題實(shí)例  7.6 習(xí)題  7.7 本章測(cè)驗(yàn)題第8章 求解更大規(guī)模的時(shí)序問(wèn)題  8.1 移位寄存器  8.2 計(jì)數(shù)器  8.3 可編程邏輯器件(PLD)  8.4 用ASM圖進(jìn)行設(shè)計(jì)  8.5 單次編碼  8.6 硬件設(shè)計(jì)語(yǔ)言  8.7 更復(fù)雜的例子  8.8 解題實(shí)例  8.9 習(xí)題  8.10 本章測(cè)驗(yàn)題 第9章 時(shí)序電路化簡(jiǎn)  9.1 列表法進(jìn)行狀態(tài)化簡(jiǎn)  9.2 分割法    9.2.1 分割的性質(zhì)    9.2.2 求SP分割  9.3 用分割法進(jìn)行狀態(tài)化簡(jiǎn)  9.4 狀態(tài)分配  9.5 解題實(shí)例  9.6 習(xí)題  9.7 本章測(cè)驗(yàn)題附錄A 實(shí)驗(yàn)室實(shí)驗(yàn)  A.1 硬件邏輯實(shí)驗(yàn)室  A.2 WinBreadboardTM和MacBreadboardTM  A.3 LogicWorks4簡(jiǎn)介  A.4 AlteraMax+plusⅡ簡(jiǎn)介  A.5 一組邏輯設(shè)計(jì)實(shí)驗(yàn)   A.5.1 基于第2章內(nèi)容的實(shí)驗(yàn)   A.5.2 基于第5章內(nèi)容的實(shí)驗(yàn)   A.5.3 基于第6章內(nèi)容的實(shí)驗(yàn)   A.5.4 基于第7章內(nèi)容的實(shí)驗(yàn)   A.5.5 基于第8章內(nèi)容的實(shí)驗(yàn)  A.6 在本書正文和實(shí)驗(yàn)中提到過(guò)的芯片的布局附錄B 部分習(xí)題答案附錄C 每章測(cè)驗(yàn)題答案中、英文術(shù)語(yǔ)對(duì)照表

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